A Multi-Level Modeling Approach rendering Virtual Test Engineering (VTE) Economically Viable for Highly Complex Telecom Circuits
A Multi-Level Modeling Approach rendering Virtual Test Engineering (VTE) Economically Viable for Highly Complex Telecom Circuits
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多级建模方法使虚拟测试工程 (VTE) 对于高度复杂的电信电路经济可行
DOI：
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发表时间：
1999
期刊：
影响因子：
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通讯作者：
P. Koutsandreas
中科院分区：
文献类型：
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作者：
K. Einwich;G. Krampl;R. Hoppenstock;P. Koutsandreas
虚拟测试工程是一种非常有前途的集成电路测试技术，以满足上市时间的需要：所有的成分生产测试（测试程序，负载板）可以调试之前，第一个硅。然而，建模和仿真的成本可能变得令人望而却步，如果不通过多层次的方法最小化。对某电信集成电路进行了VTE实验，结果表明，该方法的建模时间可以保持在1个月以内，仿真时间优于2 min/ms的真实的测试时间。
Virtual Test Engineering is a very promising IC test technique to meet time-to-market needs: All constituents for production test (testprogram, loadboard) can be debugged before 1 st silicon. However, the cost for modeling and simulation can become prohibitive if not minimized by a multi-level approach. A VTE experiment was performed for a telecom IC proving that the modeling effort can be kept below 1 month, with the simulation time better than 2 min. per ms real test time.