A Clock Jitter Reduction Circuit Using Gated Phase Blending Between Self-Delayed Clock Edges
A Clock Jitter Reduction Circuit Using Gated Phase Blending Between Self-Delayed Clock Edges
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使用自延迟时钟边沿之间的门控相位混合的时钟抖动减少电路
DOI：
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发表时间：
2012
期刊：
影响因子：
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通讯作者：
et al.
中科院分区：
文献类型：
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作者：
K.Niitsu;T.J.Yamaguchi;H.Kobayashi;et al.
