確率的演算に基づく非同期式回路の設計と高信頼化に関する研究

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本研究では，クロック信号を用いない非同期式回路設計の枠組みに，確率的演算(SC: Stochastic Computing)を取り入れることで，非同期式回路の欠点（面積増加など）を低減しつつ，一時故障への耐性を高め，低電力で高信頼な回路の合成方法を探求している．本年度は，SCのインタフェース回路（SCで用いるビット系列（ストカスティック数）と2進数を相互変換する回路）の非同期化を中心に検討をおこなった． 一般に，SCのインタフェース回路では，同期式の線形帰還シフトレジスタ（LFSR：Linear Feedback Shift Register）と比較器によって，2進数がストカスティック数に変換され，また，ストカスティック数を用いた演算結果は，同期式カウンタによって2進数に逆変換される.これらは，面積や消費電力などの観点でコストが高いため，SCに基づく非同期式回路を実現する上で，それらの回路をいかに設計するかが重要になる.そこで，設計の足掛かりとして，既存の非同期式の擬似乱数発生器[Chow et al., ASYNC ’07]に着目し，ストカスティック数への変換回路に応用するアーキテクチャを考察した．クロック信号を用いないアーキテクチャであるため，同期式のLFSRを用いた場合と比較して，省電力化が期待できる．今後，演算精度への影響や面積・消費電力などの定量的な評価が必要である．また，別のアプローチとして，非同期式デルタシグマ変調器を用いたアーキテクチャ[Gonzalez-Guerrero et al., ICRC '18]の改良も検討中である．