多値論理回路に対する検査容易設計に関する研究

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本研究では,多値PLAや多値セルラアレーの設計法,故障検出・診断法を提案するとともに,それらの有効性をフェールセーフ性,フォールトトレラント性の観点から考察する.以上の提案および考察を通じて,多値論理回路に対する検査容易設計を確立させることが本研究の目的である.これに関して次の研究を行った.1.故障診断容易な多値PLAの開発のための準備段階として,発生した故障の種類・位置を万能検査集合により診断できる2値PLAを開発した.また,検査入力生成コストが不要になるので,設計期間の短縮や製造コストの大幅な削減が期待できることを示した.2.多値PLA構成においては,検査容易化だけでなくハードウェア削減も考慮すべき重要な設計要素である.そこで,従来の積和表現より積項数が少ない多値TRSUM-of-MIN's表現を提案した.また,高情報伝達可能なユニバーサルリテラルジェネレータ(ULG)付の多値PLAの系統的な設計法も提案した.多値TRSUM-of-MIN's表現を基としたPLAおよびULG付PLAは,従来のPLAよりハードウェアコストが少ない.今後は1で得られた設計技法を多値に拡張し,万能検査集合で診断可能な多値TRSUM-of-MIN's型PLAおよびULG付PLAを開発して,検査コストとハードウェアコストを同時に削減可能な多値論理回路構造の開発を目指す.3.従来の多値セルラアレーには見られなかった特性であるフォールトトレラント性を備えた二段構成多値セルラアレーを提案した.さらに,有向非循環グラフであるMDDおよびBDD内のパスをたどるだけで多値セルラアレーを設計する方法も明らかにした.この設計法を基に構築されたセルラアレーにはフェールセーフ性が備わっており,故障検出の即時化および回路の高信頼化に有効であることを示した.