多値論理回路に対する検査容易設計に関する研究

多值逻辑电路的可测试性设计研究

• 批准号: 08780303
• 负责人: 上浦 尚武
• 金额: $ 0.64万
• 依托单位: Himeji Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1996
• 资助国家: 日本
• 起止时间: 1996 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-08780303/
• 关键词: 多値論理; 故障診断; 故障検出; 検査容易設計; PLA; セルラアレー; MDD; BDD

本研究では,多値PLAや多値セルラアレーの設計法,故障検出・診断法を提案するとともに,それらの有効性をフェールセーフ性,フォールトトレラント性の観点から考察する.以上の提案および考察を通じて,多値論理回路に対する検査容易設計を確立させることが本研究の目的である.これに関して次の研究を行った.1.故障診断容易な多値PLAの開発のための準備段階として,発生した故障の種類・位置を万能検査集合により診断できる2値PLAを開発した.また,検査入力生成コストが不要になるので,設計期間の短縮や製造コストの大幅な削減が期待できることを示した.2.多値PLA構成においては,検査容易化だけでなくハードウェア削減も考慮すべき重要な設計要素である.そこで,従来の積和表現より積項数が少ない多値TRSUM-of-MIN's表現を提案した.また,高情報伝達可能なユニバーサルリテラルジェネレータ(ULG)付の多値PLAの系統的な設計法も提案した.多値TRSUM-of-MIN's表現を基としたPLAおよびULG付PLAは,従来のPLAよりハードウェアコストが少ない.今後は1で得られた設計技法を多値に拡張し,万能検査集合で診断可能な多値TRSUM-of-MIN's型PLAおよびULG付PLAを開発して,検査コストとハードウェアコストを同時に削減可能な多値論理回路構造の開発を目指す.3.従来の多値セルラアレーには見られなかった特性であるフォールトトレラント性を備えた二段構成多値セルラアレーを提案した.さらに,有向非循環グラフであるMDDおよびBDD内のパスをたどるだけで多値セルラアレーを設計する方法も明らかにした.この設計法を基に構築されたセルラアレーにはフェールセーフ性が備わっており,故障検出の即時化および回路の高信頼化に有効であることを示した.

This study aims to investigate the design method, fault detection and diagnosis method of multi-value PLA, and the characteristics of multi-value PLA. Through the above proposals and inspections, the inspection and design of multivalued logic circuits can be easily established, which is consistent with the purpose of this research. 1. It is easy to diagnose the fault, and it is easy to diagnose the fault. 2. Multi-value PLA composition, easy to check, reduce and consider important design elements. TRSUM-of-MIN's performance is proposed. A design method for a multi-valued PLA system with high information transmission capability (ULG) is proposed. TRSUM-of-MIN's performance is based on PLA and ULG. In the future, the design technique of multi-value will be expanded, and the universal inspection set will be developed to diagnose the possible multi-value TRSUM-of-MIN's PLA and ULG PLA. The inspection system will be developed to reduce the possible multi-value logic loop structure development. 3. The multi-value logic loop structure will be developed to reduce the possible multi-value logic loop structure development. In this case, there is a direct non-cyclic approach to the design of MDD and BDD. This design method is based on the construction of a complete circuit, and a complete circuit.

项目成果

T. Hozumi: "Design of MIN-of-TSUM Form Multiple-Valued PLA's Using Universal Literals" Multiple-Valued Logic : An International Journal. (in press).

T. Hozumi：“使用通用文字设计 MIN-of-TSUM 形式多值 PLA”多值逻辑：国际期刊。

N. Kamiura: "On Design of Fail-Safe Cellular Arrays" IEEE Proceedings of the Fifth Asian Test Symposium. 107-112 (1996)

N. Kamiura：“论故障安全蜂窝阵列的设计”第五届亚洲测试研讨会的 IEEE 论文集。

上浦尚武: "万能検査集合で診断可能な拡大PLAの一設計法" 第35回FTC研究会資料. (1996)

Naotake Kamiura：“一种可以使用通用测试集进行诊断的扩展 PLA 的设计方法”，第 35 届 FTC 研究组材料（1996 年）。

T. Hozumi: "On Minimization of Multiple-Valued Sum-of-Products Expression with Multiple-Valued TRSUM" Maltiple-Valued Logic : An International Journal. (in press).

T. Hozumi：“On Minimization of Multiple-Valued Sum-of-Products Expression with Multiple-Valued TRSUM” Maltiple-Valued Logic：国际期刊。

N. Kamiura: "Design and Fault Masking of Two-Level Cellular Arrays on Multiple-Valued Logic" IEICE TRANSACTIONS on Information and Systems. Vol. E79-D No. 10. 1453-1461 (1996)

N. Kamiura：“多值逻辑上的两级单元阵列的设计和故障屏蔽”IEICE TRANSACTIONS on Information and Systems。