動的再構成による高速並列信号処理

点击翻译按钮获取中文摘要

本年度は,動的再構成を用いることでLSIチップ上の演算器間データ通信時間を低減して高速演算を実現する信号処理回路の設計を行った.ディジタル信号処理などの数値演算処理において,ある乗算器Mが行った乗算結果を他のデータとともに加算する場合には,乗算器Mから加算器へ乗算結果のデータ通信が必要となる.加算器と乗算器Mの距離が大きければ,大きなデータ通信時間が必要となり,処理速度を低下させる.しかし,乗算器Mの近傍に演算を実行しない演算器があれば,その演算器を加算器に再構成することでMから加算器へのデータ通信時間を短縮できる.動的再構成は,機能変更が必要な一部の回路の再構成を,他部の動作と並行して行う再構成方式であり,処理の進行に応じて不要となった機能を必要な機能へ再構成することで処理速度を低下させずに回路資源を有効に活用できる可能性がある.そこで,桁直列(digit-serial)固定小数点演算を行う乗算回路と加算回路の間の再構成が容易であることに着目し,動的再構成によって演算器間データ通信時間を低減して高い処理速度を実現する離散コサイン変換(DCT)回路を設計した.回路シミュレーションにより,設計回路は(1)データ通信と演算のクロックを分離するスケジューリングにより,高速なクロックでの動作を可能とし,(2)動的再構成によってデータ通信時間を低減してDCT処理に必要なクロック数を削減することで高速なDCT処理が可能であることが確認できた.設計した回路は,レイアウトレベルで集積回路設計を行い,東京大学大規模集積システム設計教育研究センター(VDEC)のチップ試作サービスを用いて集積回路試作を行った.