投機実行処理の高速化に適したプロセッサコアアーキテクチャに関する研究

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本年度は昨年度構築した並列投機実行を行うシミュレータを用いて並列投機実行最適化を行うバイナリトランスレーション方式を利用したプロセッサアーキテクチャの検討およびアーキテクチャに基づいたハードウエアの構成を行った。特に、投機的メモリアクセスを実現するための投機的アクセスバッファを中心に構築を行った。構築はRTLレベルのVHDLによって行い、回路合成、配線レイアウトについては、Synopsys社のAutomatic Synthesis Compiler(ACS)を用いて、回路の合成からレイアウトまでを一括して行い、LSIのライブラリはLSI Logic社の1.5umのスタンダードセルライブラリを用いて行った。本ライブラリはクロック100MHzまでの回路に適するものであるため、20MHzから100MHzまでの回路についての回路構成を行った。昨年度のシミュレーション結果から、構成上の問題となる、外部へのデータ送信バッファと、内部からの外部アクセスへのマッチングを同時に行うことができる回路として構成し、全ての返答が同一クロック内に返る回路として実装した場合、同一サイズの同一クロックで動作する1次キャッシュと比較して10%の回路増加で実現できることが分かった。また、クロックの上昇に伴う回路増大も1次キャッシュにおける回路増大と同様であり、実現上の困難が少ないことが示された。本研究の成果として、オンチップマルチプロセッサの今後において、マルチスレッド間のメモリアクセスの依存関係を維持したまま実行できるための機構を用いて投機実行を行うことにより性能向上が得られることと、それを実現する回路構成がオンチップマルチプロセッサが実現できる回路規模において十分に現実的なサイズで実現できることを示すことができた。