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ナイキスト周波数を超える撮像を実現する集積回路に関する研究

实现超越奈奎斯特频率成像的集成电路研究

基本信息

批准号：
14750253
负责人：
木村孝之
金额：
$ 2.3万
依托单位：
Ibaraki University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2002
资助国家：
日本
起止时间：
2002 至 2004
项目状态：
已结题

项目摘要

昨年度までの研究では、FFT(高速フーリエ変換)を用いた、32点の1次元の画像をデジタル信号処理により64点へ高解像度するための信号処理を行う、大規模集積回路の設計・試作を行った。その結果、2層ポリ3層メタルの標準CMOS、0.35μmプロセスルールで、4.9mm角のチップ上に約10万ゲートのトランジスタを持つ信号処理LSIを試作し、正常な動作を確認した。本年度は、昨年度試作した信号処理回路を、2次元画像の処理ができるように拡張するための回路の検討と設計を行った。2次元信号処理では、信号を一時的に保存するための一時記憶領域の面積が大きくなるために、スタンダードセルを用いた集積回路では面積的に足りなくなる。RAM (Random Access Memory)のマクロセルを用いても今回要求されている容量を確保するのは無理であった。そのため、外部RAM(Random Access Memory)の使用により、一時記憶用のレジスタをへらし、信号処理部分の面積を減らす検討を行った。外部RAMを用いる事により、アクセス時間(最大20ns)はかかってしまうが、データの読み書きは問題なくできる事が確認できた。さらに、2次元画像を高解像度化するための信号処理回路の設計を行い動作の確認はできたが、4.9mm角のチップ上に配置することは面積の制約でできなかった。今後の課題は、集積回路に向いた計算アルゴリズム(DCT : Discrete Cosine Transform)の使用や、集積回路の最適化を検討する事である。

Last year's research, FFT(high speed conversion) application, 32-point 1-D image signal processing, 64-point high resolution signal processing, large-scale integration loop design, trial implementation. Results: 2-layer CMOS, 3-layer CMOS, 0.35μm CMOS, 4.9 mm CMOS, about 100,000 CMOS, signal processing LSI, normal operation confirmed This year, we tried to design a signal processing circuit and a two-dimensional image processing circuit. 2-D signal processing, signal storage, storage RAM Random Access Memory The use of RAM(Random Access Memory), temporary memory, and signal processing are discussed. External RAM is used in the event of a failure (max. 20ns). The design of signal processing circuit for high-resolution, two-dimensional image processing and confirmation of operation, 4.9 mm angle and upper configuration, and area constraints In the future, the problem is how to calculate the DCT (Discrete Cosine Transform) and how to optimize the DCT.