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次世代無線通信向けベースバンド処理システムLSIの設計環境に関する研究

下一代无线通信基带处理系统LSI设计环境研究

基本信息

批准号：
07J06722
负责人：
清水一範
金额：
$ 0.7万
依托单位：
Waseda University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2007
资助国家：
日本
起止时间：
2007 至无数据
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-07J06722/
关键词：
無線通信ベースバンド OFDM LDPC符号

项目摘要

ベースバンド処理の基本要素となる,低消費電力LDPC符号器・復号器,さらに,OFDM変復調回路の設計に取りかかった.ターゲットとするベースバンド処理回路はOFDM変復調方ならびにLDPC符号に対応し,2,000以上のサブキャリアと10,000万ビット以上の符号長で変復調ならびに符号化・復号化を可能とする.LDPC復号回路では,符号長に比例して,復号中間値を保持するメモリ容量が増大する.また,OFDM変復調回路は,主に,FFT回路から構成されるが,その回路規模は,サブキャリア数,つまり,時間軸上の合成波におけるポイント数に比例する.これらの要素回路の低消費電力化が次世代無線通信処理用ベースバンド処理回路を実現するための重要な研究課題となる.LDPC復号処理用の回路設計では,長い符号長に対応するLDPC復号器の消費電力を削減するために,復号中間値を圧縮する手法を提案した.圧縮手法を導入すると,圧縮後の中間値をSRAMに保持する時に発生する消費電力の削減が可能となった.しかしながら,圧縮された,中間値をSRAMから読み出し,復元する際に発生する消費電力が余計にかかるため,全体として,復号にかかる消費電力が1.2倍程度に増大した.この問題を解決するために,従来,長い符号長に対応するLDPC復号器に適用されてきたSRAMを用いずに,クロックゲーティングされた,シフトレジスタの構造を持つ多出力FIFOの構造を提案した.これをLDPC復号器に適用することにより,LDPC復号器の半分以上を占めるメモリの消費電力を約52%削減することができた.提案した復号中間値圧縮手法ならびに,圧縮された中間値の読み出し,書き出しを少ない消費電力で実現するメモリの構造をVerilog HDL言語を用いて記述して,復号器全体を実装した結果,復号器全体で約18%の消費電力を削減することに成功した.

The basic elements of OFDM multi-modulation loop design include LDPC symbol multiplexer, OFDM multiplexer and OFDM multiplexer. For OFDM complex modulation and LDPC symbols, the processing loop has a capacity of 2,000 or more symbols and 10,000 or more symbols with a symbol length of 2,000 or more symbols. For LDPC complex symbol loops, the symbol length ratio and the complex symbol center value are maintained. OFDM polymodulation loop, main loop,FFT loop composition, loop size, number of channels, ratio of number of channels on Timeline. An important research topic for realizing low power consumption of LDPC complex signal processing circuits for next-generation wireless communication processing is to propose a method for reducing power consumption of LDPC complex signal processing circuits with long symbol length and long symbol length. The compression method is introduced, and the intermediate value SRAM after compression is maintained. Power consumption increased by 1.2 times over the previous year. This problem is solved by adding a long symbol length to the LDPC complex. The LDPC complex signal is applicable to more than half of the power consumption of the LDPC complex signal. The proposal was made to reduce the power consumption of the repeater by about 18%. The structure of the repeater was described in Verilog HDL language.