二重接合自己組織化金属ナノ粒子単電子フラッシュメモリの開発

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本研究課題では、独自開発した自律型液体ナノプロセスによる金属ナノ粒子アレイの作製と、フローティングナノ粒子ゲートメモリへの応用について検討してきた。これまでに、研究期間内において、形状が精密に制御された導電性ナノドット内に情報電荷蓄積することにより、トンネル酸化膜に劣化があっても電荷が漏れない優れた電荷保持特性と低消費電力駆動を同時に達成することを目的とした。溶液中に合成した金属ナノ粒子の表面を、粒子の組成や製法に依存することなく-40mV程度に帯電させる手法を見出した。基板表面にアミノシランを単分子的に修飾することにより+25mVに帯電可能であったことから、独自開発した液体ナノプロセス装置を用いることにより、粒子径や形状、組成に依存することなく、3-200nmの各種金属ナノ粒子の集積が可能になった。集積密度は8.0x10^<11>/cm^2が得られた。粒子間には半径程度の空間が形成されていたことから、粒子間の静電反発力、粒子と基板間に静電引力のみを駆動力とした自己組織化集積構造の形成を示唆しており、ナノレベルの材料設計を反映した集積構造が得られた。3.5nmの熱酸化膜とスパッタ法により成膜した厚み20nmの酸化膜界面に閉じ込め、ナノ粒子MOSキャパシタを作製した。容量-電圧測定をおこなった結果、再現よく時計回り方向のヒステリシスループが観測された。これは、ゲート電圧印加の掃引にともなったナノドット内への電荷の充放電を示唆している。直流負バイアスを印加したときにはSiO_2からトンネルした電子がナノドット内で保持されている。一方で、直流正バイアスを印加したときにはナノ粒子内に保持されていた電子がトンネル効果によりシリコン基板へ移動した、すなわち、ホールがナノドット内に注入されたことを示唆している。観察された静電容量ヒステリシスから、電子の閉じ込めがフラットバンド電圧のシフトを引き起こしたことがわかった。