Study of versatile computer architecture to accelerate Deep Learning systems.

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「小型・低電力で柔軟な学習型ハードウェアシステムの構築」のために、実用的に使用可能なニューラルネットワーク計算システムアーキテクチャを探索する。 大量のデータと演算を要する深層学習を効率的に計算するハードウェアアーキテクチャの探索として、深層学習を構成するニューラルネットワーク(DNN: Deep Neural Network)の構造から最適な計算手法を解析し、最適なアーキテクチャの解の一つを提案・実装するにまで至った。まず、そこで、DNNの代表格である、畳み込みニューラルネットワーク(CNN: Convolutional Neural Network)を二値化させた時の実行性能を最大化させる手法をField Programmable Gate Array (FPGA)をベースに解析した。その結果、商用のFPGA上でDNN演算の最小演算単位であるシナプス計算を１秒間に８兆回行えることを実証した。この結果をまとめ、２つの国内会議と１つの国際会議で発表した。これらの解析から、さらなる実用かつ汎用的なDNNハードウェアアクセラレータを目指して、演算精度とハードウェアの特性を再考した。DNNの性能向上とともに、より高難度なタスクが要求されていることから、演算精度を保ちつつ効率的に計算できる方法として、対数量子化に着目し、解析を行った。この結果を基に、対数量子化に最適なハードウェアアーキテクチャを探索した。これを実際に設計・実装し、３次元積層技術を用いたチップに搭載させ、業界最高峰の国際会議、International Solid-State Circuits Conference (ISSCC)で発表、さらに、Journal of Solid-State Circuits(JSSC)にも掲載された。