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二值逻辑和三值逻辑混合多值Reed-Muller逻辑电路极性优化方法研究

批准号:
62102130
项目类别:
青年科学基金项目(C类)
资助金额:
30.0 万元
负责人:
何振学
依托单位:
学科分类:
系统软件、数据库与工业软件
结题年份:
2024
批准年份:
2021
项目状态:
已结题
项目参与者:
何振学

项目摘要

结项摘要

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中文摘要
二值Reed-Muller(RM)逻辑电路极性优化与三值RM逻辑电路极性优化已成为集成电路设计领域研究的热点和难点。数字信号取值数的选择对于RM逻辑电路极性优化至关重要。仅基于二值逻辑或仅基于三值逻辑对RM逻辑电路进行极性优化具有一定局限性,无法获得最佳的电路性能。然而,目前有关二值逻辑和三值逻辑混合多值RM逻辑电路极性优化的研究还未见报道。本项目旨在建立二值逻辑和三值逻辑混合多值RM逻辑电路极性优化理论和方法。主要研究内容包括:建立二值-三值混合多值RM表达式极性转换方法、建立二值-三值混合多值RM表达式极性间转换方法、建立二值-三值混合多值RM逻辑电路极性搜索方法、研发基于FPGA平台的验证和测试系统。本项目的研究成果对于拓展RM逻辑电路极性优化研究领域、建立具有自主知识产权的集成电路综合优化理论和方法、促进我国集成电路设计技术及相关经济产业发展具有重要的理论意义和应用价值。
英文摘要
Polarity optimization of binary Reed-Muller (RM) logic circuit and polarity optimization of ternary RM logic circuit have become the research hotspots and difficulties in the field of integrated circuit design. The choice of digital signal value is very important for the polarity optimization of RM logic circuit. Polarity optimization of RM logic circuit based only on binary logic or based only on ternary logic has certain limitations, which cannot obtain the best circuit performance. However, there are no reports about the research on polarity optimization of multiple-valued Reed-Muller logic circuits mixed with binary logic and ternary logic. This project aims to establish the theory and method of polarity optimization of multiple-valued Reed-Muller logic circuits mixed with binary logic and ternary logic. The main research content includes the establishment of the polarity conversion method of multiple-valued Reed-Muller logic circuits mixed with binary logic and ternary logic, the establishment of the inter-polarities conversion method of multiple-valued Reed-Muller logic circuits mixed with binary logic and ternary logic, the establishment of the polarity search method of multiple-valued Reed-Muller logic circuits mixed with binary logic and ternary logic, research and development of verification and test system based on FPGA platform. The research results of this project have important theoretical significance and application value for expanding the research field of polarity optimization of RM logic circuit, establishing integrated circuit synthesis optimization theory and method with self-owned intellectual property rights, and promoting the development of our integrated circuit design technology and related economic industries.
集成电路一直是世界各国竞争的战略高地,EDA作为“芯片之母”,已成为集成电路产业创新发展的关键性技术。逻辑优化是EDA的重要内容,是影响集成电路设计质量的关键因素。Reed-Muller(RM)逻辑电路极性优化方法是提升集成电路性能的重要技术手段之一。二值RM逻辑电路极性优化与三值RM逻辑电路极性优化已成为集成电路设计领域研究的热点和难点。数字信号的取值数对电路的性能影响很大,选择合适的基数对于RM逻辑电路极性优化至关重要。二值逻辑和三值逻辑各有优缺点,仅基于二值逻辑或仅基于三值逻辑对RM逻辑电路进行极性优化具有一定局限性,无法获得最佳的电路性能。二值逻辑和三值逻辑混合多值RM逻辑电路极性优化可以为降低电路面积、功耗和制造成本,突破集成电路发展瓶颈提供有效的解决方案,具有巨大的应用前景。本项目以二值逻辑和三值逻辑混合多值RM逻辑电路为研究对象,围绕极性转换、极性间转换、极性搜索三个关键步骤,研究并建立二值逻辑和三值逻辑混合多值RM逻辑电路极性优化理论和方法。通过建立二值-三值混合多值RM电路数学模型,以及计算二值-三值混合多值RM表达式系数向量,建立二值-三值混合多值RM表达式极性转换方法;通过求解最佳极性间转换顺序,以及计算目标极性的系数向量,建立二值-三值混合多值RM表达式极性间转换方法;通过建立协同进化通用框架,以及设计局部搜索策略,建立二值-三值混合多值RM逻辑电路极性搜索方法;通过设计与构建二值-三值混合多值RM逻辑单元库,以及基于FPGA平台进行功能验证和性能验证,研发基于FPGA平台的验证和测试系统。本项目的研究成果对于拓展RM逻辑电路极性优化研究领域、建立具有自主知识产权的集成电路综合优化理论和方法、促进我国集成电路设计技术及相关经济产业发展具有重要的理论意义和应用价值。
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