时钟边沿触发控制技术与低功耗脉冲触发器设计研究

随着集成电路的发展，低功耗设计已成为VLSI设计在保持系统高性能基础上必须遵循的规范。触发器是数字系统的关键部件，它影响着系统的主要性能，因此设计低功耗、高性能的触发器是数字系统设计的重要任务。首先，脉冲式触发器具有结构简单、软边沿、低延时、低功耗等优点，本项目提出了脉冲式触发器的通用结构和设计方法，可用于设计各种低功耗高性能脉冲式触发器，用通用结构和设计方法设计的具有稳健输出的高性能脉冲触发器比相关文献的触发器降低12.2%-23.5%的功耗延迟积（PDP）；其次，时钟是跳变最频繁的信号，而且需要驱动大量的负载，因而消耗了数字系统中很大比例的功耗，但在触发器输出保持不变时，时钟对触发器的触发行为是冗余的，本申请项目提出时钟边沿触发控制技术，可以抑制所有冗余时钟边沿对触发器的触发，它不同于已有的只能应用于单边沿触发器的门控时钟技术，对单边沿和双边沿触发器均适用，应用此技术设计的具有冗余触发抑制功能的低功耗脉冲触发器在输入信号转换率在25%时，其功耗比相关文献的触发器降低15.1%-29.2%；第三，本申请项目将时钟边沿触发控制技术及脉冲式触发器的通用结构和设计方法进行扩展，应用到采用双电源电路中的脉冲式电平转换触发器的设计，设计的具有冗余触发抑制功能的CMOS低功耗脉冲电平转换触发器，在采用SMIC 65nm CMOS工艺的版图级后的仿真结果表明，在输入信号转换率10%时，比相关文献的电平转换触发器降低功耗达69.4% -72.4%。本项目的研究成果，为数字集成电路提供了高性能低功耗脉冲触发器及电平转换脉冲触发器。