Area and power savings via buffer reorganization in asymmetric 3D-NoCs for heterogeneous 3D-SoCs
Area and power savings via buffer reorganization in asymmetric 3D-NoCs for heterogeneous 3D-SoCs
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通过异构 3D-SoC 的非对称 3D-NoC 中的缓冲区重组节省面积和功耗
DOI：
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发表时间：
2015
期刊：
影响因子：
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通讯作者：
A. Ortiz
中科院分区：
文献类型：
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作者：
J. Joseph;Christopher Blochwitz;Thilo Pionteck;A. Ortiz
针对异构型3D片上系统(SoCs)，提出了一种非对称片上网络(NoC)路由器结构的优化方法。优化包括芯片之间的缓冲区重组，并侧重于功率和面积节约。基于可综合的RTL模型，将该体系结构与传统的对称路由器进行了比较。在模拟中接受2.1%的轻微平均系统性能损失的同时，实现了8.3%的面积节省和5.4%的链路缓冲器功率节省。因此，我们展示了用于异质3D-SoC的非对称NoC设计的潜力。
In this paper, optimizations for asymmetric Network-on-Chip (NoC) router architectures are proposed for heterogeneous 3D-System-on-Chips (SoCs). The optimizations cover buffer reorganization among dies and focus on power and area savings. The architectures are compared to conventional, symmetric routers on the bases of synthesizable RTL models. Area savings of 8.3% and power savings of 5.4% for link buffers are achieved while accepting a minor average system performance loss of 2.1% in simulations. We thereby demonstrate the potentials of asymmetric NoC designs for heterogeneous 3D-SoCs.
周期精确的片上网络模拟器，支持抽象任务图建模
DOI：
10.1109/issoc.2014.6972440
发表时间：
2014
期刊：
2014 International Symposium on System-on-Chip (SoC)
影响因子：
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作者：
J. M. Joseph;T. Pionteck
通讯作者：
T. Pionteck