先进制程技术下可布线性驱动的VLSI混合高度单元布局研究
批准号:
62104037
项目类别:
青年科学基金项目(C类)
资助金额:
30.0 万元
负责人:
朱自然
依托单位:
学科分类:
集成电路设计
结题年份:
2024
批准年份:
2021
项目状态:
已结题
项目参与者:
朱自然
中文摘要
随着先进制程技术持续演进,可布线性和混合高度标准单元库的运用给超大规模集成电路(VLSI)布局问题带来巨大的挑战。本项目研究可布线性驱动的VLSI混合高度单元布局问题。本项目拟采用在图像到图像的回归任务中表现优异的U-net模型,并直接提取三维的引脚密度、布线容量和线网密度特征来进行训练和预测,从而在布局阶段快速获取较为准确的布线拥塞图。接着,本项目通过构造解决布线拥塞的线网罚新模型,设计光滑函数来刻画VDD/VSS对齐约束,从而建立同时考虑VDD/VSS约束和布线拥塞的全局布局新模型,并设计基于广义增广拉格朗日法的算法来求解该模型。最后,本项目将建立考虑布线拥塞和引脚移动量的合法化模型,并设计基于模迭代的合法化算法和基于哈密顿路的单元交换来提高可布线性。本项目的研究将提出可布线性驱动的混合高度单元布局的新模型和新算法,最终形成一套速度快、效果好并可处理单元规模达到千万级的布局工具。
英文摘要
With the continuous development of advanced node technologies, routability and the popularity of mixed-cell-height standard cell libraries have brought great challenges to the very large scale integration (VLSI) placement problems. In this project, we will consider the routability-driven VLSI mixed-cell-height placement problem. We will use the U-net model that has an excellent performance in the image-to-image regression task, and directly extract the three-dimensional features (i.e., pin density, routing capacity, and net density) for training and prediction, so as to obtain a relatively accurate routing congestion map quickly during the placement stage. Then, we will construct a novel net penalty model to characterize routing congestion, design a smooth function to characterize VDD/VSS alignment constraint, and thus establish a new mathematical model for mixed-cell-height global placement considering both VDD/VSS alignment constraint and routing congestion. In order to solve the model efficiently, we will develop a novel global placement algorithm based on the generalized augmented Lagrangian method. Finally, we will build a legalization model considering routing congestion and pin movement, and design a legalization algorithm based on the modulus-based matrix splitting iteration method and a cell swapping based on the shortest Hamiltonian path to improve the routability. The outcomes of this project will be the new mathematical models and novel algorithms for routability-driven VLSI mixed-cell-height placement, and finally form the VLSI placement tool that can effectively and efficiently address the routability-driven mixed-cell-height placement problem with tens of millions of cells.
布局是超大规模集成电路(VLSI)物理设计的核心,对集成电路的可布线性和时序等性能指标有重大影响。随着先进制程技术持续演进,混合尺寸单元电路得到大量运用,芯片所集成的线网数目不断增大且密度持续增高,可布线性已成为物理设计最为关键的问题之一。为此,本项目围绕先进制程技术下可布线性驱动的混合尺寸布局优化展开研究,提出了一系列创新算法和解决方案,主要包括:(1)提出了基于双重多模态融合的VLSI布线拥塞预测模型,在布局阶段快速准确地预测布线拥塞;(2)提出了基于混合惩罚和增广拉格朗日方法(HPALM)的超大规模混合尺寸FPGA全局布局优化算法,并证明了HPALM对全局布局是全局收敛的;此外,提出了考虑级联形状与区域约束的可布线性驱动的FPGA布局算法,有效提升可布线性和布局质量;(3)提出了混合高度单元布局合法化算法,引入单元版本替换机制以在满足VDD/VSS对齐等约束的前提下,快速获得高质量的合法布局;此外,提出了详细布局和全局布线协同优化算法,在全局布线过程中采用单元移动的方法来协同优化布局布线结果,提升整体优化效果;(4)最后,提出了基于子图匹配的PCB参考布局方法以及具有物理感知增量划分的3D布局算法,优化PCB布局和3D布局的质量和效率。..上述研究不仅为可布线性驱动的混合尺寸布局问题提供了相应的解决方案,也为布局优化在实际工业设计上的应用提供了新的技术路径和理论支持。在此项目的资助下,目前已发表学术论文15篇(包括CCF-A类4篇,JCR二区4篇),申请国家发明专利3项,登记软件著作权2项。此外,项目负责人指导了6位硕士完成与项目研究内容相关的毕业论文以及近十位在读硕士生,并指导学生获得EDA领域国际学术竞赛2023年ACM/IEEE MLCAD Contest全球第一名和2022年CAD Contest @ICCAD 全球第2名。指导学生获国内EDA设计精英挑战赛全国一、二、三等奖多项,并获得优秀指导老师和EDA精心育人奖荣誉。
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