Novel Binary Signed-Digit Addition Algorithm for FPGA Implementation
Novel Binary Signed-Digit Addition Algorithm for FPGA Implementation
复制标题
用于 FPGA 实现的新型二进制有符号数字加法算法
DOI：
10.1142/s0218126620501364
复制
发表时间：
2019
期刊：
影响因子：
--
通讯作者：
Wei Shugang
中科院分区：
文献类型：
--
作者：
Tanaka Yuuki;Suzuki Yuuki;Wei Shugang
为了实现高速运算，研究了符号数字(SD)数字表示系统。SD数系统的一个重要特性是可以在没有长进位链的情况下执行加法。然而，当在逻辑电路上实现数字表示系统和这样的加法器时，需要大量的逻辑元件。在这项研究中，我们提出了一种新的二进制SD数加法器。当这些加法器在ASIC上实现时，所提出的加法器比传统的SD加法器占用更多的电路面积。然而，当加法器在现场可编程门阵列(FPGA)上实现时，该加法器使用的逻辑元件数比传统SD加法器少20%。现场可编程门阵列由4输入1输出查找表(LUT)组成，例如Intel Cyclone IV FPGA。
Signed-digit (SD) number representation systems have been studied for high-speed arithmetic. One important property of the SD number system is the possibility of performing addition without long carry chain. However, many numbers of logic elements are required when the number representation system and such an adder are realized on a logic circuit. In this study, we propose a new adder on the binary SD number system. The proposed adder uses more circuit area than the conventional SD adders when those adders are realized on ASIC. However, the proposed adder uses 20% less number of logic elements than the conventional SD adder when those adders are realized on a field-programmable gate array (FPGA) which is made up of 4-input 1-output LUT such as Intel Cyclone IV FPGA.
FPGA 结构中的常数系数乘法
DOI：
10.1109/eurmic.2000.874640
发表时间：
2000
期刊：
Proceedings of the 26th Euromicro Conference. EUROMICRO 2000. Informatics: Inventing the Future
影响因子：
--
作者：
K. Wiatr;E. Jamro
通讯作者：
E. Jamro
记录的二进制有符号数字的无进位加法
DOI：
--
发表时间：
1988
期刊：
IEEE Trans. Computers
影响因子：
--
作者：
B. Parhami
通讯作者：
B. Parhami