A Spatial Multi-Bit Sub-1-V Time-Domain Matrix Multiplier Interface for Approximate Computing in 65-nm CMOS
A Spatial Multi-Bit Sub-1-V Time-Domain Matrix Multiplier Interface for Approximate Computing in 65-nm CMOS
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用于 65 nm CMOS 近似计算的空间多位低于 1V 时域矩阵乘法器接口
DOI：
10.1109/jetcas.2018.2852624
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发表时间：
2018
影响因子：
4.6
通讯作者：
Heo, Deukhyoun
中科院分区：
文献类型：
--
作者：
Gopal, Srinivasan;Agarwal, Pawan;Baylon, Joe;Renaud, Luke;Ali, Sheikh Nijam;Pande, Partha Pratim;Heo, Deukhyoun
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N. Verma