A 283-GHz Fully Integrated Phase-Locked Loop Based on 65-nm CMOS
A 283-GHz Fully Integrated Phase-Locked Loop Based on 65-nm CMOS
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基于 65 nm CMOS 的 283 GHz 全集成锁相环
DOI：
10.1109/tthz.2018.2875796
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发表时间：
2018
影响因子：
3.2
通讯作者：
J. Rieh
中科院分区：
文献类型：
--
作者：
Junghwan Yoo;Doyoon Kim;Jungsoo Kim;Kiryong Song;J. Rieh
提出了一种基于65 nm工艺的283 GHz全集成锁相环。研制了一个三推环压控振荡器和一个由2个注入锁定分频器组成的分频器链(/16,384)，它集成了12个电流模式逻辑分频器、一个鉴频鉴相器、一个电荷泵和一个环路滤波器。该锁相环的锁频范围为282.3~283.7 GHz，在100kHz处的相位噪声为−53.5dBc/Hz，在10MHz处的相位噪声为−78.6dBc/hz。总直流功耗为114 mW。芯片面积为920×520lt；italic>；μ<；/italic>；m<sup>2</sup>，不包括探测焊盘。
A 283-GHz fully integrated phase-locked loop (PLL) based on a 65-nm CMOS technology is presented. A triple-push ring voltage-controlled oscillator and a frequency divider chain (/16,384) composed of 2 injection-locked frequency dividers are developed, which are integrated with 12 current-mode logic frequency dividers, a phase frequency detector, a charge pump, and a loop filter. The fabricated PLL showed a locking range of 282.3–283.7 GHz and a phase noise of −53.5 dBc/Hz at 100 kHz (in band) and −78.6 dBc/Hz at 10 MHz (out of band). Total dc power consumption is 114 mW. The chip occupies 920 × 520 <italic>μ</italic>m<sup>2</sup> excluding probing pads.
采用 SiGe 技术的完全集成 240 GHz 直接转换正交发射器和接收器芯片组
影响因子：
4.3
作者：
N. Sarmah;J. Grzyb;K. Statnikov;S. Malz;P. R. Vazquez;W. Foerster;B. Heinemann;U. R. Pfeiffer
通讯作者：
U. R. Pfeiffer