Implementing Decay Techniques using 4T Quasi-Static Memory Cells
Implementing Decay Techniques using 4T Quasi-Static Memory Cells
复制标题
使用 4T 准静态存储单元实施衰减技术
DOI：
10.1109/l-ca.2002.5
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发表时间：
2002
影响因子：
2.3
通讯作者：
D. Clark
中科院分区：
文献类型：
--
作者：
Philo Juang;P. Diodato;S. Kaxiras;K. Skadron;Zhigang Hu;M. Martonosi;D. Clark
本文提出了使用四晶体管（4 T）的高速缓存和分支预测器阵列单元设计，以解决日益增加的担心泄漏功耗。虽然4 T设计在不经常访问时会失去状态，但它们具有非常低的泄漏，更小的面积，并且没有电容负载可供切换。这篇简短的论文概述了4 T的实施问题，并对泄漏节能进行了初步评估，结果显示改进了60-80%。
This paper proposes the use of four-transistor (4T) cacheand branch predictor array cell designs to address increasingworries regarding leakage power dissipation. While 4T designslose state when infrequently accessed, they have very lowleakage, smaller area, and no capacitive loads to switch. Thisshort paper gives an overview of 4T implementation issues anda preliminary evaluation of leakage-energy savings that showsimprovements of 60-80%
DOI：
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发表时间：
2023
期刊：
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影响因子：
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作者：
D. Brooks;V. Tiwari;Intel Margaret Martonosi
通讯作者：
D. Brooks;V. Tiwari;Intel Margaret Martonosi