Low-Latency Preprocessing Architecture for Residue Number System via Flexible Barrett Reduction for Homomorphic Encryption
Low-Latency Preprocessing Architecture for Residue Number System via Flexible Barrett Reduction for Homomorphic Encryption
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通过灵活的 Barrett 约简实现同态加密的残数系统低延迟预处理架构
DOI：
10.1109/tcsii.2023.3344604
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发表时间：
2023
期刊：
影响因子：
--
通讯作者：
Parhi, Keshab K.
中科院分区：
文献类型：
--
作者：
Chiu, Sin-Wei;Parhi, Keshab K.
由于云服务、物联网、边缘设备和其他应用的快速发展，数据隐私已经成为一个重要的问题。同态加密（HE）通过使计算能够在不解密加密消息的情况下执行来解决这个问题。然而，同态加密硬件设计的瓶颈是计算的复杂性。为了解决长整数运算问题，采用了基于中国剩余定理的剩余数系统。在这篇文章中，我们提出了一种新的模块化约简架构，该架构以高速度和低延迟并行计算残差多项式的映射。我们在Xilinx Ultrascale+ FPGA板（VCU118）上实现了我们提出的设计。当输入大小为360位（1440位）时，频率为180MHz（168MHz），具有4个流水线级。此外，面积延迟产品（ADP）的DSP块，我们的设计是减少了23%和31%，分别为360和1440位，相比以前的工作。
Data privacy has become a significant concern due to the rapid development of cloud services, Internet of Things, edge devices, and other applications. Homomorphic encryption (HE) addresses the issue by enabling computations to be performed without the decryption of the encrypted message. However, the bottleneck of designing homomorphic encryption hardware is the complexity of computation. To tackle the long integer arithmetic, the residue number system based on the Chinese remainder theorem is used. In this brief, we propose a novel modular reduction architecture that computes the mapping of residual polynomials in parallel with high speed and low latency. We implement our proposed design in the Xilinx Ultrascale+ FPGA board (VCU118). When the input sizes are 360-bit (1440-bit), the frequency is 180MHz (168MHz) with 4 pipelining stages. Also, the area delay product (ADP) of DSP blocks of our design is reduced by 23 and 31 percent, respectively, for 360 and 1440 bits, compared to prior work.
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