Reconfigurable fault tolerant routing for networks-on-chip with logical hierarchy
Reconfigurable fault tolerant routing for networks-on-chip with logical hierarchy
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具有逻辑层次结构的片上网络的可重构容错路由
DOI：
10.1016/j.compeleceng.2016.02.013
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发表时间：
2016
期刊：
影响因子：
--
通讯作者：
M. Radetzki
中科院分区：
文献类型：
--
作者：
G. Schley;I. Ahmed;M. Afzal;M. Radetzki
提出了一种可重构的片上网络容错路由方法。在链路故障或交换机故障的情况下，该方法能够在保证网络全局死锁自由的同时，在各单元内部在线自适应本地路由。我们的方法在16 × 16网络上的实验结果表明，与最先进的方法相比，路由重新配置的速度提高了近四倍。具有瞬时故障的评估表明，即使在高错误概率的情况下，专用的重构单元也能成功地重构路由表。
This paper presents a reconfigurable fault tolerant routing for Networks-on-Chip organized into hierarchical units. In case of link faults or failure of switches, the proposed approach enables the online adaptation of routing locally within each unit while deadlock freedom is globally ensured in the network. Experimental results of our approach for a 16 × 16 network show a speedup by a factor of almost four for routing reconfiguration compared to the state-of-the-art approach. Evaluation with transient faults shows that a dedicated reconfiguration unit enables successful reconfiguration of routing tables even in case of high error probabilities.
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G. Schley;M. Radetzki
通讯作者：
M. Radetzki