Mixed-size concurrency: ARM, POWER, C/C++11, and SC
Mixed-size concurrency: ARM, POWER, C/C++11, and SC
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混合大小并发：ARM、POWER、C/C 11 和 SC
DOI：
10.1145/3009837.3009839
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发表时间：
2017
期刊：
影响因子：
--
通讯作者：
Flur S
中科院分区：
文献类型：
--
作者：
Flur S
以前关于宽松的共享内存并发语义的工作只考虑了每个加载只读取一个存储的数据的情况。然而，在实践中，多处理器支持混合大小的访问，并且这些由系统软件使用，并且（在某种程度上）在C/C++语言级别上公开。软件的语义基础，因此，必须解决themes.We调查的混合大小的行为ARMv 8和IBM POWER架构和实现：通过实验，通过开发语义模型，通过测试这些之间的对应关系，并与ARM和IBM的工作人员讨论。结果证明，这是令人惊讶的微妙，在此过程中，我们必须重新审视连贯性和顺序一致性的基本概念，这些概念在这种情况下会发生变化。特别是，我们表明，在每条指令之间添加内存屏障不会恢复顺序一致性。我们继续扩展C/C++11模型以支持非原子的混合大小内存访问，这是迈向真实世界共享内存并发代码语义的必要一步，超越了石蕊测试。
Previous work on the semantics of relaxed shared-memory concurrency has only considered the case in which each load reads the data of exactly one store. In practice, however, multiprocessors support mixed-size accesses, and these are used by systems software and (to some degree) exposed at the C/C++ language level. A semantic foundation for software, therefore, has to address them.We investigate the mixed-size behaviour of ARMv8 and IBM POWER architectures and implementations: by experiment, by developing semantic models, by testing the correspondence between these, and by discussion with ARM and IBM staff. This turns out to be surprisingly subtle, and on the way we have to revisit the fundamental concepts of coherence and sequential consistency, which change in this setting. In particular, we show that adding a memory barrier between each instruction does not restore sequential consistency. We go on to extend the C/C++11 model to support non-atomic mixed-size memory accesses.This is a necessary step towards semantics for real-world shared-memory concurrent code, beyond litmus tests.
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Shaked Flur;Kathryn E. Gray;Christopher Pulte;Susmit Sarkar;A. Sezgin;Luc Maranget;Will Deacon;Peter Sewell