Technology Mapping With Clockless Gates for Logic Stage Reduction of RSFQ Logic Circuits
Technology Mapping With Clockless Gates for Logic Stage Reduction of RSFQ Logic Circuits
复制标题
用于减少 RSFQ 逻辑电路逻辑级的无时钟门技术映射
DOI：
10.1109/tasc.2023.3245049
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发表时间：
2023
影响因子：
1.8
通讯作者：
Takagi Naofumi
中科院分区：
文献类型：
--
作者：
Kito Nobutaka;Kawaguchi Takahiro;Takagi Kazuyoshi;Takagi Naofumi
提出了一种减小RSFQ逻辑电路逻辑级的技术映射方法。技术映射是逻辑综合的最后一步，它从与设备无关的形式为目标技术生成网络列表。该方法在技术映射过程中将无时钟脉冲的无时钟逻辑门引入到生成的网表中，以减少逻辑级的数量。逻辑级的减少可以减少时钟周期的延迟和时钟分布的电路尺寸。无时钟门的引入是使用技术映射中使用的特殊超级门库来完成的。给出了一种包含无时钟门的超门专用库的设计方法。提出了一种减小无时钟门引起的延时的改进方法。采用学术设计工具ABC对所提出的方法进行了实施和评估。评估结果表明，逻辑级减少了30%以上，时钟门的数量减少了20%以上，包括用于路径平衡的D触发器。
A technology mapping method for reducing the logic stages of RSFQ logic circuits is proposed. Technology mapping, which generates netlists for a target technology from a device-independent form, is the final step in logic synthesis. This method introduces clockless logic gates working without clock pulses into the resultant netlists during technology mapping to reduce the number of logic stages. The reduction of logic stages leads to a reduction of latency in clock cycles and circuit size of clock distribution. The introduction of clockless gates is accomplished using a special supergate library used in technology mapping. The design method of a special library containing supergates, including clockless gates, is shown. A modification to reduce the delay caused by clockless gates is also presented. The proposed method is implemented and evaluated using academic design tool ABC. The evaluation results show a reduction of over 30% in the logic stages and a reduction of over 20% in the number of clocked gates, including D flip-flops for path balancing.
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