PDL: a high-level hardware design language for pipelined processors
PDL: a high-level hardware design language for pipelined processors
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PDL：用于流水线处理器的高级硬件设计语言
DOI：
10.1145/3519939.3523455
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发表时间：
2022
期刊：
影响因子：
--
通讯作者：
Myers, Andrew C.
中科院分区：
文献类型：
--
作者：
Zagieboylo, Drew;Sherk, Charles;Suh, Gookwon Edward;Myers, Andrew C.
处理器通常采用寄存器传输级(RTL)语言设计，这使设计者能够对电路结构和时序进行低级控制。为了获得良好的性能，处理器采用流水线结构，在电路的不同部分同时执行多条指令。因此，即使处理器实现基本的顺序规范(指令集体系结构)，该实现也是高度并发的。针对多条指令相互作用可能导致不正确行为的问题，提出了一种新的面向流水线处理器构建的硬件描述语言PDL。PDL提供一次一条指令的语义；它是强制所生成的流水线电路具有与顺序规范相同的行为的第一种语言。这种强制执行促进了设计空间的探索。添加或删除流水线阶段、跨阶段移动操作或以其他方式改变流水线结构通常需要仔细分析旁路路径和停顿逻辑；对于PDL，此分析由PDL编译器处理。与此同时，PDL仍然为设计人员提供了对性能关键型微体系结构选择的细粒度控制，例如操作的时序、数据转发和推测。我们通过实现几个具有不同微体系结构的RISC-V内核来展示PDL的表达能力和设计探索的简便性。我们的结果表明，与标准的硬件描述语言相比，PDL不会带来显著的性能或面积开销。
Processors are typically designed in Register Transfer Level (RTL) languages, which give designers low-level control over circuit structure and timing. To achieve good performance, processors are pipelined, with multiple instructions executing concurrently in different parts of the circuit. Thus even though processors implement a fundamentally sequential specification (the instruction set architecture), the implementation is highly concurrent. The interactions of multiple instructions—potentially speculative—can cause incorrect behavior.We present PDL, a novel hardware description language targeted at the construction of pipelined processors. PDL provides one-instruction-at-a-time semantics; the first language to enforce that the generated pipelined circuit has the same behavior as a sequential specification. This enforcement facilitates design-space exploration. Adding or removing pipeline stages, moving operations across stages, or otherwise chang ing pipeline structure normally requires careful analysis of bypass paths and stall logic; with PDL, this analysis is handled by the PDL compiler. At the same time, PDL still offers designers fine-grained control over performance-critical microarchitectural choices such as timing of operations, data forwarding, and speculation. We demonstrate PDL’s expressive power and ease of design exploration by implementing several RISC-V cores with differing microarchitectures. Our results show that PDL does not impose significant performance or area overhead compared to a standard HDL.
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通讯作者：
Zhiru Zhang
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通讯作者：
Steven F. Hoover
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通讯作者：
Roope Kaivola;R. Ghughal;N. Narasimhan;Amber Telfer;J. Whittemore;S. Pandav;A. Slobodová;Christopher Taylor;V. Frolov;Erik Reeber;A. Naik
DOI：
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通讯作者：
Andrew Waterman;Yunsup Lee;D. Patterson;K. Asanovi
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