Just-In-Time Compilation for Verilog: A New Technique for Improving the FPGA Programming Experience
Just-In-Time Compilation for Verilog: A New Technique for Improving the FPGA Programming Experience
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Verilog 即时编译：改善 FPGA 编程体验的新技术
DOI：
10.1145/3297858.3304010
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发表时间：
2019
期刊：
影响因子：
--
通讯作者：
Rossbach, Christopher J.
中科院分区：
文献类型：
--
作者：
Schkufza, Eric;Wei, Michael;Rossbach, Christopher J.
现场可编程门阵列为现代应用提供了极具吸引力的加速机会。然而，现场可编程门阵列的编译速度慢得令人痛苦，可能需要数小时或更长时间。我们用软件领域的一个解决方案来解决这个问题：使用JIT。代码在软件模拟器中立即执行，并在后台执行编译。完成后，代码被转移到硬件中，从用户的角度来看，它只是变得更快。我们在Cascade中体现了这些思想：第一个用于Verilog的JIT编译器。CASCADE将启动编译和运行代码之间的时间减少到不到一秒，并支持从硬件进行通用的printf调试。级联在调试环境中将程序性能保持在3倍以内，并且对最终设计的影响最小。至关重要的是，这些属性甚至适用于对连接的IO设备执行副作用的程序。一项用户研究证明了它对专家和非专家的价值：CASCADE鼓励更频繁的编译，并减少产生工作硬件设计的时间。
FPGAs offer compelling acceleration opportunities for modern applications. However compilation for FPGAs is painfully slow, potentially requiring hours or longer. We approach this problem with a solution from the software domain: the use of a JIT. Code is executed immediately in a software simulator, and compilation is performed in the background. When finished, the code is moved into hardware, and from the user's perspective it simply gets faster. We have embodied these ideas in Cascade: the first JIT compiler for Verilog. Cascade reduces the time between initiating compilation and running code to less than a second, and enables generic printf debugging from hardware. Cascade preserves program performance to within 3× in a debugging environment, and has minimal effect on a finalized design. Crucially, these properties hold even for programs that perform side effects on connected IO devices. A user study demonstrates the value to experts and non-experts alike: Cascade encourages more frequent compilation, and reduces the time to produce working hardware designs.
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