Logic-on-logic 3D integration and placement
Logic-on-logic 3D integration and placement
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逻辑对逻辑 3D 集成和布局
DOI：
10.1109/3dic.2010.5751451
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发表时间：
2010
期刊：
影响因子：
--
通讯作者：
P. Franzon
中科院分区：
文献类型：
--
作者：
T. Thorolfsson;Guojie Luo;J. Cong;P. Franzon
在本文中，我们描述了三个3D标准单元布局算法，这是：“3D布局使用顺序现成的2D布局工具”，“真正的3D分析布局与mPL”和“3D布局使用同步2D布局与mPL”。我们使用这些算法放置在一个真实的面对面的三维集成过程中的三个案例研究。三个案例研究是2点FFT蝶形处理元件（PE），高级加密标准加密块（AES）和多输入多输出无线解码器（MIMO）。然后，布局被完全路由，并在性能和功耗方面与2D布局进行比较。使用这种方法，我们表明，使用3D面对面的集成与微凸块结合的三种布局算法，我们可以提高AES模块的最大时钟速度15.3%和PE的22.6%，同时降低功耗的AES模块和PE分别为2.6%和12.9%。
In this paper we describe three 3D standard cell placement algorithms, which are: “3D Placement using Sequential Off-the-Shelf 2D Placement Tools”, “True-3D Analytical Placement with mPL” and “3D Placement using Simultaneous 2D Placements with mPL”. We use these algorithms to place three case studies in a real face-to-face 3D integration process. The three case studies are a 2 point FFT butterfly processing element (PE), an Advanced Encryption Standard encryption block (AES) and a multiple-input and multiple-output wireless decoder (MIMO). The placements are then fully routed and compared to 2D placements in terms of performance and power consumption. Using this methodology we show that using 3D face-to-face integration with microbumps in conjunction with the three placement algorithms we can improve the maximum clock speed of AES module by 15.3% and the PE by 22.6%, while reducing the power of the AES module and the PE by 2.6% and 12.9% respectively.
关于时钟控制电路设计以方便3D IC中的延迟故障测试
DOI：
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发表时间：
2020
期刊：
影响因子：
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作者：
福田 康介;四柳 浩之;橋爪 正樹
通讯作者：
橋爪 正樹