Beyond-CMOSを用いた超低消費電力・高速集積回路・アーキテクチャ技術

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マイクロプロセッサやSoCなどのCMOSロジックシステムにおいて，0.2V程度の超低電圧駆動は大幅な消費電力の削減を期待できるが，従来のCMOS技術ではトランジスタの電流駆動能力の低下にともなう速度性能の劣化が著しく用途が限られる．Beyond-CMOSの１つであるPiezoelectronic transistor　(PET)は，金属的に低抵抗の状態と，絶縁体的に高抵抗の状態の2つの状態を，低電圧で容易に遷移できる超低電圧駆動・高電流駆動能力トランジスタである．本研究課題では，このPETをBeyond-CMOSの一つのモデルケースとして，0.2V程度の超低電圧におけるGHz級動作が可能な超低電力・高速ロジックシステムの回路・アーキテクチャ技術の開発を行う．本研究で開発する技術はPETと同様のトランジスタ性能を有するBeyond-CMOSであれば，共通に応用できる基盤技術となる．本年度は，これまでに開発してきたPETを用いたSRAMやFFなどの基本記憶回路技術の詳細の検討を行った．はじめにSRAMについて，高電流駆動能力設計と低リーク設計の2種類のPETを設計して，これらのPETを用いてSRAMセル(低電圧セル)および周辺回路を構成し，0.2Vの駆動電圧で，上記2種類のPETを用いて性能を再検証した．高電流駆動能力設計では，1GHz以上の動作周波数を実現し，平均電力を50%程度削減できることを明らかにした．低リーク設計のPETでは，高電流駆動能力設計の8割程度の動作周波数となるが，平均電力を90%程度削減できることを示した．また，同様にFFについても検討を行った．PETを用いてマスタースレーブ型FFを構成し，ゲートを構成するチャネル数と，バックゲート効果を考慮して，遅延と電力の関係を明らかにし，PETを用いたFFの最適設計法を示した．