Efficient Subtract-Multiply Operation Circuit Design Using Selector Logics
Efficient Subtract-Multiply Operation Circuit Design Using Selector Logics
使用选择器逻辑的高效减法运算电路设计
批准号：
25540021
负责人：
TOGAWA NOZOMU
金额：
$2.41万
依托单位：
依托单位国家：
日本
项目类别：
Grant-in-Aid for Challenging Exploratory Research
财政年份：
2013
资助国家：
日本
项目状态：
已结题
起止时间：
2013-04-01 至 2015-03-31
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セレクタ論理に帰着させたバイリニア補間演算器を用いた画像拡大縮小回路のFPGA実装
使用双线性插值计算器简化为选择器逻辑的图像缩放电路的 FPGA 实现
使用双线性插值计算器简化为选择器逻辑的图像缩放电路的 FPGA 实现
DOI：
--
发表时间：
2014
期刊：
影响因子：
--
作者：
[五十嵐啓太，柳澤政生, 戸川望]
通讯作者：
戸川望
4-to-1セレクタ論理及び2-to-1セレクタ論理を利用したバイリニア補間演算器の設計と評価
使用4对1选择器逻辑和2对1选择器逻辑的双线性插值计算器的设计和评估
使用4对1选择器逻辑和2对1选择器逻辑的双线性插值计算器的设计和评估
DOI：
--
发表时间：
2014
期刊：
影响因子：
--
作者：
[塩雅史，柳澤政生, 戸川望]
通讯作者：
戸川望
早稲田大学戸川研究室-研究紹介
早稻田大学十川实验室 - 研究简介
早稻田大学十川实验室 - 研究简介
DOI：
--
发表时间：
期刊：
影响因子：
--
作者：
[]
通讯作者：
FPGA implementation and evaluation of image scaling circuits using seletor-logic-based bi-linear interpolation
使用基于选择器逻辑的双线性插值的图像缩放电路的 FPGA 实现和评估
使用基于选择器逻辑的双线性插值的图像缩放电路的 FPGA 实现和评估
DOI：
--
发表时间：
2015
期刊：
影响因子：
--
作者：
[Keita Igarashi, Masao Yanagisawa,and Nozomu Togawa]
通讯作者：
Masao Yanagisawa,and Nozomu Togawa
セレクタ論理を利用したバイリニア補間演算器設計と評価
使用选择器逻辑的双线性插值计算器设计和评估
使用选择器逻辑的双线性插值计算器设计和评估
DOI：
--
发表时间：
期刊：
影响因子：
--
作者：
[Yanagihara, H., 塩雅史]
通讯作者：
塩雅史
共 9 条