Reconfigurable Network for High-Performance Computing Systems

点击翻译按钮获取中文摘要

本年度は、帯域圧縮ハードウェア(BCH)のアルゴリズムおよびデザインの整理とアップデート、ESSPER FPGAクラスタシステムへの実装環境整備、スケーラビリティ評価のための仮想的2次元メッシュトポロジの構築とそれを用いたアプリケーションの評価などを行った。これまでに開発してきたBCHには様々なバージョンが存在し、それぞれが回路面積重視や圧縮率重視といった特徴があるため、それらの情報をデザインごとにリスト化し、注力すべきデザインの選定を行った。また、アルゴリズムの面では、圧縮に用いる予測方式について、これまで用いてきた1次元多項式だけでなく2、3次元多項式についても既存研究等を基に調査を行った。また、BCHをESSPER FPGAクラスタに実装するための環境整備を行った。本クラスタ上のFPGAには、アプリケーションの生産性向上のためにFPGA機能を抽象化するシステムオンチップが提供されている。BCHをこのクラスタ上に実現するにあたり、インタフェース規格の統一やメモリ、ネットワークへのアクセスの整備などを行った。最後に、VCSN+BCHシステムを評価するプラットフォームとして、VCSNによる仮想2次元メッシュトポロジの構築を行った。加えて、FPGAアプリケーションとして重要な2次元シストリックアレイを、上記の仮想2次元メッシュを用いて複数FPGAシステムに拡張する研究を行った。このデザインによる性能評価では、FPGAの数にほぼ比例した処理性能を示し、実用的で有効なシストリックアレイを構築できることを示した。このシステムでは全体性能がネットワーク帯域によって制限されるため、本研究において実現するVCSN+BCHシステムの評価に最適なプラットフォームとして今後活用できる。この2次元仮想メッシュトポロジによるシストリックアレイに関する研究をまとめ、国際会議論文として投稿中である。