Development of nanowire hybrid integrated devices

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本研究は，III-V族化合物半導体材料の「高移動度キャリア」と，Si/III-Vヘテロ接合界面で生じる「量子トンネル電子」の異なるキャリアとスイッチ原理を統合した縦型マルチトランジスタを実現し，これらのハイブリッド集積システムをオンチップ上で確立することで，次世代ナノエレクトロニクスの課題である高性能化，低消費電力化を同時に解決する革新的な高密度ハイブリッド集積デバイス基盤技術を創出することを目的としている．研究課題は[1] ナノワイヤオンデマンド集積技術，[2] ナノワイヤ縦型マルチトランジスタ素子開発，[3] ハイブリッド集積電子デバイス実証であり、初年度は当初の予定通り、課題[1]で、(i)メタル上のIII-Vナノワイヤ選択成長, (ii)Si細線上のIII-Vナノワイヤ局所選択成長について研究を実施し,課題[2]ではナノワイヤ縦型マルチトランジスタ素子の実証に要す基礎技術として(i)メタル上のナノワイヤ縦型FET作製について研究を実施した。[1]-(i)については，Si基板上のメタル・酸化膜複合マスク基板上のInAsおよびInGaAs/GaSbコアシェルナノワイヤ選択成長を実施し、オンデマンド集積技術の要件を達成した．[1]-(ii)では，極薄SOI(111)基板を特注とSOI層の細線構造の作製技術を評価することで，SOI(111)基板上のInAsナノワイヤ選択成長を実証し，パルスドーピング技術を導入することでナノワイヤチャネル異種集積技術を確立した。[2]-(i)では，[1]で確立しつつあるナノワイヤオンデマンド集積技術を駆使し、極薄SOI基板およびSOI/メタル複合膜基板上のInAsナノワイヤチャネル縦型FET構造を作製することで，ソース電極位置の差異によるスイッチ特性の関係を明らかにした．