Simultane Kommunikationssynthese und Spannungsskalierung zur Verlustleistungsminimierung unter Berücksichtigung von Prozess- und Datenflussvariationen

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Der technologische Fortschritt in der Halbleiterindustrie gemäß dem Mooreschen Gesetz erlaubt bis heute die Integration vieler Module auf einem einzelnen Chip. Eine der kritischsten Aufgaben beim Entwurf solch komplexer Systeme ist es, eine geeignete Kommunikationsarchitektur zur Verfügung zu stellen. Bei dem Entwurf einer integrierten (on-chip) Kommunikationsarchitektur müssen viele verschiedene Parameter berücksichtigt werden, wie z.B. Verlustleistung, Performanz, Fläche, Bustopologie und Busprotokolle, wodurch sich das Finden eines optimalen Kompromisses erschwert. Aufgrund der vielfältigen Anwendungen, die in einem einzigen eingebetteten System ablaufen, ist die Arbeitsauslastung des Systems nicht gleichmäßig über die gesamte Betriebszeit verteilt. Dies führt zu Änderungen der statistischen Kenngrößen des Datenverkehrs zwischen den einzelnen Kommunikationsmodulen. Des Weiteren können Variationen der Prozessparameter nicht weiter vernachlässigt werden, da diese zunehmend zu unerwünschten Effekten, z.B. geringer Ausbeute und hoher Verlustleistung, führen. Ziel dieses Forschungsvorhabens ist die Entwicklung effizienter Verfahren, welche simultan sowohl die Erzeugung von integrierten Multi-Bus-Kommunikationsstrukturen als auch die Spannungsskalierung während der Synthese durchführen. Die Synthesealgorithmen sollen sowohl den Zufallscharakter des Datentransfers als auch der Prozessvariationen berücksichtigen.