超高速・超微細・低消費電力ビームチャネル型CMOSトランジスタの開発

超高速、超精细、低功耗束沟道型CMOS晶体管的开发

• 批准号: 13025232
• 负责人: 角南 英夫
• 金额: $ 26.94万
• 依托单位: Hiroshima University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research on Priority Areas
• 财政年份: 2001
• 资助国家: 日本
• 起止时间: 2001 至 2003
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-13025232/
• 关键词: ビームチャネル; フィールド・シールド; 多結晶シリコン埋め込み; 増速酸化; TMAH; SOI; 自己整合; CMOS; 側壁トランジスタ; ハンプ電流; 異方性エッチング; アスペクト比

本研究はSiのビーム(梁)にまたがったゲートにより、二本のビームの側壁の一方をnチャネル、他方をpチャネルとした立体的なCMOSトランジスタを実現することを目的としている。このため、下記の(1)-(3)の課題を実現し、(4)のCMOS試作に取りかかっている。(1)フィールドシールド素子分離構造の実現:梁の上端エッジ部で電界が集中し、サブスレッショルド領域が劣化する現象を抑制するため、高濃度の不純物による増速酸化を利用し、埋め込んだ多結晶Si上に自己整合でシリコン酸化膜を形成する方法を考案した。これにより劣化現象を抑制できた。(2)2μmチャネル長・櫛形チャネルnMOSトランジスタの実現:TMAH(tetra methyl ammonium hydroxide)を用いた異方性エッチングにより、高さ1μm、幅50nmの垂直のビームを複数備えたnチャネル櫛形チャネルトランジスタを実現した。2μm実効チャネル長、31本ビームの時、同平面面積トランジスタの5倍の駆動電流を実現した。(3)0.2μmチャネル長・ビームnMOSチャネルトランジスタの実現:SOI(Silicon-On-Insulator)基板上に、高さ1μm、幅50nmのビームをドライエッチングで形成した。また、多結晶Siゲートを増速酸化による自己整合酸化膜で覆う技術を開発し、0.2μm実効チャネル長のnチャネル・トランジスタを動作させた。(4)0.05μmチャネル長・ビームチャネルCMOSトランジスタの試作:以上の技術を総合し、0.05μmチャネル長・ビームチャネルCMOSトランジスタの総合プロセスを構築し、試作を行っている。

This study は Si の ビ ー ム (beam) に ま た が っ た ゲ ー ト に よ り, 2 の ビ ー ム の sidewall の side を n チ ャ ネ ル, fang を p チ ャ ネ ル と し た stereo な CMOS ト ラ ン ジ ス タ を be presently す る こ と を purpose と し て い る. Youdaoplaceholder2 ため ため, the following notes: を (1)-(3) を project を implementation を, (4) <s:1> CMOS trial work に take ため (1) って る る. (1) フ ィ ー ル ド シ ー ル ド element child separation structure の be now: the top beam の エ ッ ジ で electricity industry が concentrated し, サ ブ ス レ ッ シ ョ ル ド field が degradation す る phenomenon を inhibit す る た め, high concentration の is not pure に よ る raised speed using acidification を し, buried め 込 ん だ on crystalline Si に oneself more integrated で シ リ コ ン を acidification membrane formation す る method し を test case た. Youdaoplaceholder3 れによ を deterioration phenomenon を inhibition で た た. (2) 2 microns チ ャ ネ ル long, pectinate チ ャ ネ ル nMOS ト ラ ン ジ ス タ の be now: TMAH (tetra methyl ammonium Hydroxide) を い た square difference エ ッ チ ン グ に よ り, 1 mu m high さ, picture of 50 nm の vertical の ビ ー ム を plural for え た n チ ャ ネ ル pectinate チ ャ ネ ル ト ラ ン ジ ス タ を be presently し た. The actual effect of 2μm is チャネ た in length, 31 ビ ム ム ム <s:1> in time, and 5 times the <s:1> 駆 ジスタ in the same plane area を the actual occurrence of 駆 dynamic current を is た. (3) 0.2 mu m チ ャ ネ ル long · ビ ー ム nMOS チ ャ ネ ル ト ラ ン ジ ス タ の be now, SOI (Silicon On Insulator) substrate に, 1 mu m high さ, picture of 50 nm の ビ ー ム を ド ラ イ エ ッ チ ン グ で form し た. ま た, crystalline Si ゲ ー ト を raised speed acidification に よ る him integrate acidification membrane で う technology を open 発 し, 0.2 mu m be sharper チ ャ ネ ル long の n チ ャ ネ ル · ト ラ ン ジ ス タ を action さ せ た. (4) 0.05 mu m チ ャ ネ ル long · ビ ー ム チ ャ ネ ル CMOS ト ラ ン ジ ス タ の attempt: above の technology を 総 し, 0.05 mu m チ ャ ネ ル long · ビ ー ム チ ャ ネ ル CMOS ト ラ ン ジ ス タ の 総 close プ ロ セ ス を build し line, try を っ て い る.

项目成果

H.Sunami: "Fundamental Characteristics of Crystallographic Orientation-Dependent TMAH Etching and Its Application To Three-Dimensional Silicon"Sensors and Actuators A : Physical. NA(In press). (2003)

H.Sunami：“晶体取向相关的 TMAH 蚀刻的基本特性及其在三维硅中的应用”传感器和执行器 A：物理。

A.Takase: "Field-Shield Trench Isolation with Self-Aligned Field Oxide"Jpn.J.Appl.Phys.. 42. 2100-2105 (2003)

A.Takase：“采用自对准场氧化物的场屏蔽沟槽隔离”Jpn.J.Appl.Phys.. 42. 2100-2105 (2003)

角南英夫: "将来の集積回路デバイスの供えるべき特質"2002年春季応用物理学関係連合講演会講演予稿集. (印刷中). (2002)

Hideo Suminami：“未来集成电路器件应提供的特性”2002 年春季应用物理会议论文集（2002 年出版）。

A.Takase: "Field-Shield Trench Isolation with Self-Aligned Field Oxide"Jap. J. Appl. Phys.. 42,4-B(In press). (2003)

A.Takase：“采用自对准场氧化物的场屏蔽沟槽隔离”Jap。

T.Furukawa: "A Corrugated-Channel Transistor (CCT) with Vertically-Formed Channels for Area-Conscious Applications"Jap. J. Appl. Phys.. 42,4-B(In press). (2003)

T.Furukawa：“具有垂直形成通道的波纹通道晶体管（CCT），用于区域意识应用”Jap。