Ultra-small sparse matrix serial computation mechanism with memory transpose

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当初目的は「安定性と拡張性に優れたデジタル回路を利用しつつ、１つのビットラインに１組のデータを記憶させる手法を軸に、アドレス情報を付加した離散行列間の近似演算を高効率に実行する最適なアーキテクチャを探索し、キャッシュメモリに依存しない未踏の主記憶転置型・超小型離散行列シリアル演算機構を実現すること」であった。また、研究内容は「【１】データ表現方法：ビットシリアル表現は、演算時間が長くなる欠点があるものの、主記憶遅延に比べれば問題にならない。後述する主記憶利用方法と組み合わせて、膨大な数のデータを一度に参照できる利点を生かす。【２】主記憶利用方法：本研究では、１つのデータを同一ワード線ではなく、同一ビット線上に格納することで、一度に参照可能なデータ数をビット線と同数に増やす。また、ビットシリアル表現全体の参照に複数ワード線を連続使用し、ビットシリアル長を可変とするとともに、演算器インタフェースからパラレル－シリアル変換を削除する。非ゼロ要素のみを格納すればよく、ポインタを辿る操作も不要であるため、主記憶の容量とスループットを最大限利用できる。【３】近似計算方法：ビットシリアル表現に対する乗除算は、単純なクロックゲーティングにより、前述のBの位置を前後に移動させる近似計算とすることで超軽量化し、加算には、多入力ビットシリアル加算器を用いることで厳密計算の維持と軽量・高速化を図る。」であった。以上の計画に対し、主記憶構造自体は改変せず、確率的再構成可能デジタルアクセラレータ Multi-grained Reconfigurable Array（MGRA）別名DiaNet4を従来型メモリに接続することで、同等機能実現の目途が立った。離散行列を圧縮した入力データをDiaNet4の各PEに流し込み、被乗数は各PEのレジスタに保存し、2分木構造で大規模積和演算を行う方式に変更した。