テラヘルツ強度干渉計による画像合成のためのSIS光子計数型検出器の開発

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1.5 THz光子検出器製作用のフォトマスクの設計と、検出器評価のための測定環境の構築を行った。フォトマスクの設計は昨年度にも行ったが、SISの三層構造（ベース）を接合部分以外残さないようエッチング領域の各辺を1μmずつ広く確保したところ、実際に検出器を製作するとベース外側の配線までエッチングされてしまい、SIS接合が電気的に孤立してしまうという問題が生じた。事前のエッチングレート測定では配線のアルミニウム薄膜は三層よりも4倍程度レートが遅く、三層エッチング後にも配線は残ると考えていたが、実際には配線が残らなかった。この原因としては想定よりもアルミニウムの膜厚が薄かったことやエッチング時の負荷電力がレート測定時よりも大きかったことが考えられるが、原因の特定には至っていない。上記を踏まえ、今年度は過去に他のグループによって成功例のあるフォトマスクデザインを採用し、まずは確実に検出器として動作する設計を目指した。一方実験室ではテラヘルツ強度干渉計の実験室実験に向けたクライオスタットの組み上げが進行中であり、現在製作中である1.5 THz光子検出器の0.8 KでのIV特性や光学特性の評価も同環境で行う予定である。最終的な強度干渉計実験には高速読み出しが求められるため、2段のGaAs-JFETとHEMTアンプを用いてメガオームレベルの高い出力インピーダンスの低減を図るが、今年度はまず低周波での読み出しの成功を目的として1段のGaAs-JFETとオペアンプによる読み出し回路の製作を行った。その結果、0.8 Kで既存の検出器(Ezawa et al., 2019)のIV特性が測定でき、バイアス電圧600 μVにて雑音を3 nAまで低減することができた。この値は実験室において光学特性の評価を行うのには十分な値である。今後、1 pA以下までのさらなる低雑音化を進めていく予定である。