セルフチェッキング機能に基づくVLSIテスト方式に関する研究

基于自检功能的VLSI测试方法研究

• 批准号: 63550270
• 负责人: 南谷 崇
• 金额: $ 1.54万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for General Scientific Research (C)
• 财政年份: 1988
• 资助国家: 日本
• 起止时间: 1988 至 1989
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-63550270/
• 关键词: セルフチェッキング; VLSIテスト; 論理回路; テスト容易化設計

オンライン誤り検出のためにVLSIに具備されるセルフチェッキング機能を利用する新しいVLSIオフラインテスト方式を提案し、その実現可能性を探るために以下のような研究を実施し、その成果を得た。1.前年度に開発したランダム論理回路用多重故障シミュレ-タを用いて、同じく前年度に提案した符号語識別テストを2線式符号でセルフチェッキング化されたISCASベンチマ-ク論理回路に適用し、その多重故障検出率の評価実験を行った。その結果、例えば2重故障ではほとんどのセルフチェッキング機能回路に対しても99.98%以上の故障検出率が達成され、本テスト方式の十分な有効性が確認できた。2.出力符号語を識別せず、テスト入力として符号語以外に少数の非符号語を加える無識別テストに対しても、1.と同様の評価実験を行い、その有効性を確認した。3.VLSI実現に適したPLA構造を基本とし最適非順序分離符号を用いたセルフチェッキング組合せ回路の組織的構成法を改良した新しいセルフチェッキング回路構成方式を開発した。両方式のセルフテスト能力、チップ面積オ-バ-ヘッド、速度オ-バヘッドを評価し、PLA構造セルフチェッキング論理回路自動合成の基礎を確立した。4.PLA用多重故障シミュレ-タを開発した対象とする故障は、デバイス欠落故障、デバイス付加故障、配線短絡故障、配線断線故障、配線論理縮退故障の任意の組合せによる多重故障であり、これは、今後、さらに評価実績を積み上げていく上で強力な評価ツ-ルとなり、さらにセルフチェッキング回路自動合成システムの基本要素となり得る。5.以上から、提案した方法がセルフチェッキング機能を具備したVLSIに対するオフラインテスト方式として十分有効であることを明らかにするとともに、今後の自動合成システム実現への展望を示した。

The following research was carried out and the results were obtained by using the new VLSI technology with the function of "detecting errors" and "detecting errors". 1. In the previous year, multiple faults were detected in logic circuits. In the same year, multiple faults were detected in logic circuits. In the previous year, multiple faults were detected in logic circuits. In the same year, multiple faults were detected in logic circuits. For example, the fault detection rate of more than 99.98% was achieved in the functional loop of the second fault, and the effectiveness of the method was confirmed. 2. A small number of non-symbolic words except for symbolic words are added to the list. 3. VLSI implementation of the PLA structure is the basic and optimal non-sequential separation of symbols, the use of the combination of the loop structure method to improve the new development of the loop structure To establish the basis for the automatic synthesis of logic circuits in the PLA structure, the evaluation of the mode of operation, the area of operation, the speed of operation, and so on. 4. PLA uses multiple faults to open up the corresponding faults, such as faults due to lack of data, faults due to addition of data, faults due to short distribution network, faults due to disconnection of distribution line, faults due to shrinkage of distribution logic, and any combination of multiple faults such as faults due to multiple faults, faults due to multiple faults. The basic elements of automatic loop synthesis system are obtained. 5. The above proposal method has the function of VLSI, the mode of VLSI, and the prospect of automatic synthesis in the future.

项目成果

南谷崇: "A strongly fault-secure and strongly code-disjoint realization of combinational circuits" Proc.FTCS-19. 390-397 (1989)

Takashi Minamitani：“组合电路的强故障安全和强代码不相交实现”Proc.FTCS-19 (1989)。

南谷崇: "分離符号を用いたセルフチェッキング組合せ回路の一構成法" 電子情報通信学会論文誌D-I. J72-D-I. 902-910 (1989)

Takashi Minamitani：“使用可分离代码的自检组合电路的构造方法”，电子、信息和通信工程师协会汇刊 D-I J72-D-I (1989)。

片山徳康: "PLAの故障モデルとSFS性に関する一考察" 電子情報通信学会技術研究報告. (1990)

Noriyasu Katayama：“PLA 失效模型和 SFS 特性的研究”IEICE 技术研究报告（1990）。