強誘電体デバイスに基づく低電力ロジックインメモリVLSIの構成

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モバイル機器などを中心に重要性が年々増加する低電カシステムLSIの実現においては,配線の微細化に伴う演算器-メモリ間の配線電力,デバイスの微細化に伴うリーク電力(静的消費電力)の増加が大きな問題となっており,これらを解決する新アーキテクチャ・回路技術が必須である。本研究では,従来メモリ素子として用いられてきた強誘電体デバイスを活用して演算機能を実現し,電源供給なしで記憶が保持できる不揮発性記憶機能と演算機能をコンパクトに一体化したロジックインメモリVLSIを提案することにより,1.演算回路内に記憶機能を分散した一体化構造による配線量削減→配線電力削減2.記憶データを保持しつつ演算器・メモリを同時の電力制御が可能→リーク電力削減等の効果から,低電力・コンパクトな細粒度超並列構造を構成可能とした.さらに,その応用例として,ゲートレベルパイプライン乗算器および連想メモリを構成し,従来の構成法と比較して回路面積および消費電力を大幅に削減可能であることを定量的に評価した.この成果は,低消費電力アーキテクチャのみならず大規模順序回路VLSIプロセッサ制御順序回路などのコンパクト化にきわめて有用であり,次世代携帯機器などに組み込まれるマルチメディア応用プロセッサやFPGAの大幅な高性能化が期待できる.以上の研究成果は新聞等で独創的な研究として紹介されており,また,世界最先端回路技術の発表の場として権威ある国際学会「国際固体回路学会(ISSCC)」や「VLSI回路シンポジウム」に採録されるなど,その有効性は日本の独創的研究として国際的に認知されつつある.また,最新のエレクトロニクス製品の中でその成果が過去1年間を通じて最も顕著であったLSI製品および技術に与えられるLSIデザイン・オブ・ザ・イヤーを大学で初めて受賞し,国内においても次世代高性能VLSIの要素技術として注目を集めている.