クロックスキューを利用した同期方式における回路の自動合成に関する研究

利用时钟偏差的同步方法自动合成电路的研究

• 批准号: 07J06015
• 负责人: 小平 行秀
• 金额: $ 1.15万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2007
• 资助国家: 日本
• 起止时间: 2007 至 2008
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-07J06015/
• 关键词: クロックスキュー; 準同期方式; 論理回路合成; 集積回路自動設計

本研究の目的は,クロックスキューを利用した同期方式である準同期方式に適した論理回路とクロック回路を自動合成することで,様々な仕様に対応できる回路を自動合成する設計技術を確立することである.本年度では,準同期方式において回路を自動合成する設計技術確立のために,4つの成果が得られた.論理回路を合成した後に回路を大幅に変更すると,その後行われる設計の過程で回路の性能が大きく変化してしまい,所望の性能向上が見込めないことがある.そこで1つ目として,既存の論理回路を大きな変更をすることなしに性能向上を図る手法を提案し,その効果を確認した.現在の集積回路設計では,回路を正常に動作させるために設計マージンを大きく確保しなければならなく,そのマージンを確保しつつ,仕様を満たす回路を得るために大きな設計コストを費やしている.そこで2つ目として,より少ない設計マージンで仕様を満たすため,仕様を満たすかどうかを統計的に解析する手法を提案した.3つ目として,回路素子の同時動作による回路の誤動作を回避するため,クロックスキューを適切に設定する手法を提案し,シミュレーションにより効果を明らかにした.最後に,現在,集積回路設計において広く用いられている設計ツールを用いて準同期方式のクロック回路を合成する手法を提案し,シミュレーションにより効果を確認した.これらの4つの成果により,導入コストを大きく掛けることなく準同期方式における回路を自動合成する設計技術を利用できるほど,準同期方式の回路の自動合成技術の信頼性が大きく向上した.

The purpose of this study is to establish a design technique for automatic synthesis of logic circuits using synchronous mode and quasi-synchronous mode. This year, the quasi-synchronous method of automatic synthesis of the loop design technology established, 4 results obtained. Logic loop synthesis after the loop greatly changed, and after the design process, the performance of the loop is greatly changed, the desired performance is upward. The first step is to change the existing logic loop, and the second step is to change the performance of the loop. Now the integrated circuit design, the circuit is normal operation, the design is large, the design is small, the design is small. 2. Design and analysis of the circuit elements at the same time to avoid circuit malfunctions. 3. Design and analysis of the circuit elements at the same time to avoid circuit malfunctions. Finally, the integrated loop design method is proposed and the results are confirmed. The design technology of automatic synthesis of quasi-synchronous loop is applied to the design of automatic synthesis of quasi-synchronous loop, and the reliability of automatic synthesis of quasi-synchronous loop is improved greatly.

项目成果

一般同期方式向けレジスタ再配置手法の性能評価

通用同步方法的寄存器重定位方法的性能评估

• 发表时间: 2007
• 作者: Tabata Y.;M. Kitagawa;K. Oishi;H. Kumagai;S. Kume;H. Hirooka;田端 祐介・竹内 佳代・長命 洋佑・熊谷 元・佐藤 健次・広岡 博之;田端 祐介・北川 政幸・大石 風人・熊谷 元・久米 新一・広岡 博之;橋本浩良;谷修平;Shun Gokita;Yukihide KOHIRA;五木田駿;小平行秀;石田勉;小平行秀
• 通讯作者: 小平行秀

最短パス木修正アルゴリズムの設計とその性能評価

最短路径树修改算法设计及其性能评估

• 发表时间: 2008
• 作者: Tabata Y.;M. Kitagawa;K. Oishi;H. Kumagai;S. Kume;H. Hirooka;田端 祐介・竹内 佳代・長命 洋佑・熊谷 元・佐藤 健次・広岡 博之;田端 祐介・北川 政幸・大石 風人・熊谷 元・久米 新一・広岡 博之;橋本浩良;谷修平;Shun Gokita;Yukihide KOHIRA;五木田駿;小平行秀;石田勉
• 通讯作者: 石田勉

クロック周期短縮のための挿入遅延量を抑えた回路への遅延挿入法

抑制插入延迟量以缩短时钟周期的电路延迟插入方法

• 发表时间: 2009
• 作者: Tabata Y.;M. Kitagawa;K. Oishi;H. Kumagai;S. Kume;H. Hirooka;田端 祐介・竹内 佳代・長命 洋佑・熊谷 元・佐藤 健次・広岡 博之;田端 祐介・北川 政幸・大石 風人・熊谷 元・久米 新一・広岡 博之;橋本浩良;谷修平
• 通讯作者: 谷修平

Reduction of Registers by Relocation in Generalized-Synchronous Framework

广义同步框架中通过重定位减少寄存器

• 发表时间: 2007
• 作者: Tabata Y.;M. Kitagawa;K. Oishi;H. Kumagai;S. Kume;H. Hirooka;田端 祐介・竹内 佳代・長命 洋佑・熊谷 元・佐藤 健次・広岡 博之;田端 祐介・北川 政幸・大石 風人・熊谷 元・久米 新一・広岡 博之;橋本浩良;谷修平;Shun Gokita;Yukihide KOHIRA;五木田駿;小平行秀;石田勉;小平行秀;橋本浩良;Yukihide KOHIRA
• 通讯作者: Yukihide KOHIRA

統計的静的遅延解析における回路の指定歩留まりを達成する最大値見積もり手法

在统计静态延迟分析中实现指定电路成品率的最大值估计方法

• 发表时间: 2008
• 作者: Tabata Y.;M. Kitagawa;K. Oishi;H. Kumagai;S. Kume;H. Hirooka;田端 祐介・竹内 佳代・長命 洋佑・熊谷 元・佐藤 健次・広岡 博之;田端 祐介・北川 政幸・大石 風人・熊谷 元・久米 新一・広岡 博之;橋本浩良;谷修平;Shun Gokita;Yukihide KOHIRA;五木田駿
• 通讯作者: 五木田駿