単一磁束量子を情報担体とする高速集積回路および実装技術に関する研究

超電導回路技術を用いた次世代アプリケーション実現の為に、私は、複数グランド層を持つNb多層デバイス構造を用いたセルライブラリ作成に向け、最適なモート構造の検討を行った。その結果、4隅の全グランド層を貫通する構造に、主グランド層のみの1層モートでセルを囲む構造を組み合わせた構造が最適である。今回の構造により、磁束トラップによる回路誤動作の影響をほぼ排除する事が期待出来る。また、半導体技術では実現が難しい100GS/s以上の高速サンプリングでの動作を目指し、超電導フラッシュ型ADコンバータの開発を行った。私は、まず、4-bitエラー補正回路の開発を行った。ブロックごとのクロック方式を改良し、タイミングマージンが大きい回路構成を採用する事で、高速動作が可能な構成を提案した。その結果、2.5kA/cm^2Nb標準プロセスを用いた4-bitエラー補正回路のサンプリングクロック周波数30GHzの高速動作実証に成功した。また、10kA/cm^2プロセスを用いた1-bitエラー補正回路50GHz以上の動作も確認した。次に、我々が提案を行ってきた相補型コンパレータの高速動作実証に向けた設計改善を行い、入力感度を10倍程度改善し、4-bitADCに関して入力信号10GHzで有効ビット数3bitの動作に成功した。またコンパレータ単体の感度としては、ほぼシミュレーション通りの結果を得た。その後、コンパレータ、後段回路(エラー補正回路、インターリーブ)を統合した5-bit超電導フラッシュ型ADCの機能試験の実証に成功した。これは、今後の高速測定や、冷凍機への実装につながる重要な結果であるといえる。

超電導回路技術を用いた次世代アプリケーション実現の為に、私は、複数グランド層を持つNb多層デバイス構造を用いたセルライブラリ作成に向け、最適なモート構造の検討を行った。その結果、4隅の全グランド層を貫通する構造に、主グランド層のみの1層モートでセルを囲む構造を組み合わせた構造が最適である。今回の構造により、磁束トラップによる回路誤動作の影響をほぼ排除する事が期待出来る。また、半導体技術では実現が難しい100GS/s以上の高速サンプリングでの動作を目指し、超電導フラッシュ型ADコンバータの開発を行った。私は、まず、4-bitエラー補正回路の開発を行った。ブロックごとのクロック方式を改良し、タイミングマージンが大きい回路構成を採用する事で、高速動作が可能な構成を提案した。その結果、2.5kA/cm^2Nb標準プロセスを用いた4-bitエラー補正回路のサンプリングクロック周波数30GHzの高速動作実証に成功した。また、10kA/cm^2プロセスを用いた1-bitエラー補正回路50GHz以上の動作も確認した。次に、我々が提案を行ってきた相補型コンパレータの高速動作実証に向けた設計改善を行い、入力感度を10倍程度改善し、4-bitADCに関して入力信号10GHzで有効ビット数3bitの動作に成功した。またコンパレータ単体の感度としては、ほぼシミュレーション通りの結果を得た。その後、コンパレータ、後段回路(エラー補正回路、インターリーブ)を統合した5-bit超電導フラッシュ型ADCの機能試験の実証に成功した。これは、今後の高速測定や、冷凍機への実装につながる重要な結果であるといえる。