三次元半導体デバイス積層システムにおける高信頼性実装材料,構造設計指針の確立

建立三维半导体器件堆叠系统的高可靠性安装材料和结构设计指南

• 批准号: 07J52103
• 负责人: 上田 啓貴
• 金额: $ 0.58万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2007
• 资助国家: 日本
• 起止时间: 2007 至 无数据
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-07J52103/
• 关键词: 三次元フリップチップ実装構造; 周期残留応力分布; 実装設計指針; NMOSトランジスタの特性変化; コンデンサの特性変化; メモリスタック構造

システムLSIの実装を中心として三次元フリップチップ実装構造の採用が加速している.この三次元フリップチップ実装構造において,我々は,チップとバンプ層接続界面近傍に周期残留応力分布が発生し,この周期残留応力の主要構造因子及び応力発現メカニズムを明らかにした.このような残留応力によりトランジスタの特性変化やチップの割れ等が発生し,製品の信頼性を損なう危険性がある.製品の信頼性を確保するためには,三次元実装構造の設計指針を明確にすることは不可欠である.そこで,本研究では三次元フリップチップ実装構造の実用化を目指し,応力・ひずみに関する課題について有限要素法解析・ひずみセンサを用いて検討し,高信頼性実装を実現する三次元フリップチップ実装設計指針を提案した.具体的には,有限要素法解析結果で得られたメモリスタック構造の最表面チップと下段チップ内の周期応力分布の相違を,ゲージ長2μmのひずみゲージを搭載したセンサチップにより実測することにより,有限要素解析の妥当性及び応力発現メカニズムの妥当性を明らかにした.また,応力・ひずみによりNMOSトランジスタの特性が10%/100MPa,MOSコンデンサのゲート絶縁膜に採用されているHfO_2膜の比誘電率が約4%/1%-strain変動することを実証したことから,三次元フリップチップ実装構造内の実装設計指針の確立の必要性を明確にした.以上の結果から,有限要素法解析から得られた主要構造因子を最適化することにより,実装応力を低減する設計指針を提案した.具体例として,チップ厚さ50μmのメモリスタック構造において,Si基板,バンプ径50μm,バンプピッチ100μmに実装構造を最適化することにより積層チップ内の残留応力の平均値と最大振幅をトランジスタの特性変化1%以下である50MPa以下に低減できることを示した.

The implementation of LSI is accelerated by the adoption of a three-dimensional implementation structure. The periodic residual stress distribution near the interface between layers is generated, and the main structural factors of the periodic residual stress and the occurrence of the periodic residual stress are clearly identified. The residual force of the product will be changed, and the reliability of the product will be damaged. The reliability of the product is guaranteed. The design guideline of the three-dimensional installation structure is clear. In this paper, the author proposes the design guideline of three-dimensional structure for practical application of three-dimensional structure with high reliability. Specifically, the finite element method analysis results show that the periodic force distribution in the outermost surface and lower part of the structure is inconsistent, and the validity of the finite element analysis and the validity of the force distribution in the inner part of the structure with a length of 2μm are clearly demonstrated. The specific inductivity of HfO_2 film is about 4%/1%-strain variation, and the necessity of establishing the design guideline in the three-dimensional structure is clarified. As a result, the finite element method analysis has been used to optimize the main structural factors, and the design guidelines for reducing the load have been proposed. For example, the thickness of the substrate is 50μm, and the thickness of the substrate is 50μm. The thickness of the substrate is 50μm, and the thickness of the substrate is 100μm. The average value of the residual force in the multilayer substrate is optimized. The maximum amplitude of the residual force in the multilayer substrate is 1% or less, and the characteristic is reduced by 50MPa or less.

项目成果

積層フリップチップ実装構造におけるSiチップ内局所残留応力分布の主要発現メカニズムの検討

堆叠式倒装芯片安装结构中Si芯片局部残余应力分布的主要机制研究

• 发表时间: 2008
• 期刊: エレクトロニクス実装学会誌 (採録決定)
• 作者: 上田 啓貴;三浦 英生
• 通讯作者: 三浦 英生

Dominant Structural Factors of Local Residual Stress in Three-dimensionally Stacked LSI Chips Mounted using Flip Chip Technology

采用倒装芯片技术安装的三维堆叠 LSI 芯片局部残余应力的主要结构因素

• 发表时间: 2007
• 作者: 上田 啓貴;三浦 英生;上田 啓貴;Nobuki Ueta
• 通讯作者: Nobuki Ueta

三次元フリップチップ実装構造における低応力構造設計指針の提案

三维倒装芯片安装结构低应力结构设计指南的提出

• 发表时间: 2007
• 作者: 上田 啓貴;三浦 英生;上田 啓貴;Nobuki Ueta;Nobuki Ueta;上田 啓貴
• 通讯作者: 上田 啓貴

Structural Design of Three-dimensionally Stacked Silicon Chips for Minimizing Their Residual Stress

三维堆叠硅片的结构设计以最小化其残余应力

• 发表时间: 2007
• 作者: 上田 啓貴;三浦 英生;上田 啓貴;Nobuki Ueta;Nobuki Ueta
• 通讯作者: Nobuki Ueta

三次元実装システムにおける低応力構造設計指針

三维安装系统的低应力结构设计指南

• 发表时间: 2008
• 作者: 上田 啓貴;三浦 英生;上田 啓貴
• 通讯作者: 上田 啓貴