三次元半導体デバイス積層システムにおける高信頼性実装材料,構造設計指針の確立

システムLSIの実装を中心として三次元フリップチップ実装構造の採用が加速している.この三次元フリップチップ実装構造において,我々は,チップとバンプ層接続界面近傍に周期残留応力分布が発生し,この周期残留応力の主要構造因子及び応力発現メカニズムを明らかにした.このような残留応力によりトランジスタの特性変化やチップの割れ等が発生し,製品の信頼性を損なう危険性がある.製品の信頼性を確保するためには,三次元実装構造の設計指針を明確にすることは不可欠である.そこで,本研究では三次元フリップチップ実装構造の実用化を目指し,応力・ひずみに関する課題について有限要素法解析・ひずみセンサを用いて検討し,高信頼性実装を実現する三次元フリップチップ実装設計指針を提案した.具体的には,有限要素法解析結果で得られたメモリスタック構造の最表面チップと下段チップ内の周期応力分布の相違を,ゲージ長2μmのひずみゲージを搭載したセンサチップにより実測することにより,有限要素解析の妥当性及び応力発現メカニズムの妥当性を明らかにした.また,応力・ひずみによりNMOSトランジスタの特性が10%/100MPa,MOSコンデンサのゲート絶縁膜に採用されているHfO_2膜の比誘電率が約4%/1%-strain変動することを実証したことから,三次元フリップチップ実装構造内の実装設計指針の確立の必要性を明確にした.以上の結果から,有限要素法解析から得られた主要構造因子を最適化することにより,実装応力を低減する設計指針を提案した.具体例として,チップ厚さ50μmのメモリスタック構造において,Si基板,バンプ径50μm,バンプピッチ100μmに実装構造を最適化することにより積層チップ内の残留応力の平均値と最大振幅をトランジスタの特性変化1%以下である50MPa以下に低減できることを示した.

システムLSIの実装を中心として三次元フリップチップ実装構造の採用が加速している.この三次元フリップチップ実装構造において,我々は,チップとバンプ層接続界面近傍に周期残留応力分布が発生し,この周期残留応力の主要構造因子及び応力発現メカニズムを明らかにした.このような残留応力によりトランジスタの特性変化やチップの割れ等が発生し,製品の信頼性を損なう危険性がある.製品の信頼性を確保するためには,三次元実装構造の設計指針を明確にすることは不可欠である.そこで,本研究では三次元フリップチップ実装構造の実用化を目指し,応力・ひずみに関する課題について有限要素法解析・ひずみセンサを用いて検討し,高信頼性実装を実現する三次元フリップチップ実装設計指針を提案した.具体的には,有限要素法解析結果で得られたメモリスタック構造の最表面チップと下段チップ内の周期応力分布の相違を,ゲージ長2μmのひずみゲージを搭載したセンサチップにより実測することにより,有限要素解析の妥当性及び応力発現メカニズムの妥当性を明らかにした.また,応力・ひずみによりNMOSトランジスタの特性が10%/100MPa,MOSコンデンサのゲート絶縁膜に採用されているHfO_2膜の比誘電率が約4%/1%-strain変動することを実証したことから,三次元フリップチップ実装構造内の実装設計指針の確立の必要性を明確にした.以上の結果から,有限要素法解析から得られた主要構造因子を最適化することにより,実装応力を低減する設計指針を提案した.具体例として,チップ厚さ50μmのメモリスタック構造において,Si基板,バンプ径50μm,バンプピッチ100μmに実装構造を最適化することにより積層チップ内の残留応力の平均値と最大振幅をトランジスタの特性変化1%以下である50MPa以下に低減できることを示した.