ビットレベル並列性を利用したウェーブパイプライン化低電力小型演算器の設計

采用位级并行的波流水线低功耗紧凑运算单元设计

• 批准号: 18700040
• 负责人: 多田 十兵衛
• 金额: $ 1.86万
• 依托单位: Yamagata University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2006
• 资助国家: 日本
• 起止时间: 2006 至 2007
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-18700040/
• 关键词: ウェーブパイプライン; 乗算器; ビットレベル並列性

本研究の目的は、回路規模あたりの演算性能を最大にする演算器の開発である。近年、半導体プロセスの微細化に伴い、回路規模に比例する消費電力、すなわち静的な消費電力と動的な消費電力の割合は逆転しつつある。本研究ではこの点に着目し、回路規模あたりの演算性能という面から演算器の開発を行う。本研究で提案する演算器は、演算に含まれるビットレベル並列性に着目し、この並列性をウェーブパイプライン化した低ビットの演算器を用いて利用する。これにより演算器の回路規模、および回路の静的な消費電力を大きく削減しつつ、演算を高速に実行することが可能になる。平成19年度は、まずウェーブパイプライン化演算器および並列データの入力信号への変換機構の設計を行った。入力信号を生成する回路は、レジスタから入力された高ビット幅の値を一定ビットごとに分割し、分割したビット列を時間的に連続して演算器に投入する。演算器から出力された値は、高ビット幅のビット列に成型され、レジスタに出力される。これにより低ビットウェーブパイプライン化演算器により高ビットの演算が可能となる。次に、チップ試作により提案する演算器を実装した場合の性能および消費電力の評価を行った。設計にはVDEC(大規模集積システム設計教育研究センター)が提供する各種EDAツールを用い、VDECを通じてチップ試作を行った。回路シミュレータによる評価の結果、提案手法を実装した演算器は最大で12倍の高速動作を可能とし、電力遅延積の評価では最大28%の削減を実現した。

In this study, the purpose of this study is to determine the performance of the loop size calculus. In recent years, the miniaturization of the semi-marine equipment, the proportion of the circuit size to reduce the power consumption, and the reduction of the energy dissipation power of the static dissipation power system cut off the reverse energy consumption. In this study, we focus on the target, the loop model, the performance of the calculus, and the operation of the calculus. In this study, we propose a calculator, a calculus, a calculator, a calculator, a calculus, a calculator, a calculus, a calcul The circuit size of the calculator, the static power dissipation of the circuit, and the calculation of the high-speed train may be difficult. In the year 19, the design of the computer calculator and the design of the input force signal system are listed in Pingcheng. The input force signal is used to generate the input loop, the input force is high, the amplitude must be divided, and the link calculator that divides the time of the train is used. The calculator is responsible for the output, the width, the forming and the output of the calculator. It is possible to change the calculus into a calculator. For the second time, please propose that the calculator be equipped with a combination of performance, energy dissipation, and power consumption. Design VDEC (large-scale design, education, research, design, and research programs) provides a wide range of EDA license applications, and VDEC general license licenses are available for banking purposes. The loop performance test results, the proposal method is installed with a calculator, the maximum 12 times the possibility of high-speed operation, and the maximum 28% reduction of the power delay cycle will result in an increase in performance.

项目成果

ウェーブパイプラインのための遅延調整手法に関する研究

波浪管道延迟调整方法研究

• 发表时间: 2008
• 期刊: 信学技法 集積回路 ICD2007-179
• 作者: 佐野啓一郎;多田十兵衛;江川隆輔;後藤源助
• 通讯作者: 後藤源助

A Sophisticated Multiplier in Advanced CMOS Technologies

采用先进 CMOS 技术的精密乘法器

• 发表时间: 2006
• 期刊: Proceedings of International Technical Conference on Circuits/Systems, Computers and Communications II
• 作者: Temur Kutsia;Mircea Marin;王 卉歓;Ryuiti Koike;小池竜一;Ryusuke Egawa
• 通讯作者: Ryusuke Egawa

Scaling Effects in Combinational Logic Circuit Design

组合逻辑电路设计中的缩放效应

• 发表时间: 2007
• 期刊: Journal of Information Vol.10,No.5
• 作者: Ryusuke Egawa;Tasku Ito;Tomoyuki Inoue;Jubei Tada;Ken-ichi Suzuki;Tadao Nakamura
• 通讯作者: Tadao Nakamura

Future Design Strategy of Combinational Logic Circuits

组合逻辑电路的未来设计策略

• 发表时间: 2006
• 期刊: Proceedings of The Fourth International Conference on Information, the Fourth Irish Conference on the Mathematical Foundations of Computer Science and Information Technology' 06
• 作者: Temur Kutsia;Mircea Marin;王 卉歓;Ryuiti Koike;小池竜一;Ryusuke Egawa;Ryusuke Egawa
• 通讯作者: Ryusuke Egawa

Gain-based Delay Balancing Technique for Wave Pipelining

基于增益的波浪流水线延迟平衡技术

• 发表时间: 2007
• 期刊: Proceedings of International Technical Conference on Circuits/Systems, Computers and Communications 2007
• 作者: Ryusuke Egawa;Tasku Ito;Tomoyuki Inoue;Jubei Tada;Ken-ichi Suzuki and Tadao Nakamura
• 通讯作者: Ken-ichi Suzuki and Tadao Nakamura