ＥＣＲスパッタ法より形成したＨｆＯＮ薄膜の３次元ゲートデバイス応用

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高性能、低消費電力CMOS-LSIにおいて、MOSFETの駆動電流は重要な要素である。ITRSで要求されているMOSFET駆動電力とEOTの年推移では、2020年からは3次元ゲートデバイスにおいても0.6nm未満のEOTが要求されている。絶縁膜としてSiO_2の薄膜化には直接リーク電流の増大などの問題があり、high-k材料の3次元構造上への形成が必要とされている。High-k材料の形成方法としてCVD法はプリカーサー成分の薄膜中への残留により薄膜化に懸念があるため、本研究では高密度で低ダメージなプラズマにより物理蒸着が可能なECRスパッタ法を用いて堆積を行い、3次元構造上にデバイス応用が可能である良質な薄膜およびゲートスタック構造を形成する条件を見出すことを目的とする。まず、ECRスパッタ法により大気暴露することなくin-situでHfN/HfSiONゲートスタック構造を形成することで、ex-situでHfN電極を形成した場合と比較してEOTが0.56nmから0.5nmまで薄膜化すると同時にD_<it>およびリーク電流が改善されることが分かり、in-situプロセスによってコンタミの混入を抑制したことでゲート電極と絶縁膜界面の界面特性を向上したことが分かった。さらに、3次元構造MOSFETの基礎実験として側壁部の面方位として有望なp-Si(110)面上での評価を行った。p-Si(100)面上でのEOTはp-si(100)面の場合と比較して0.05nm程度厚膜化していることが分かり、p-si(110)面上に形成したC'Oのラフネスが大きいためIL層が厚く形成されるとともに、Si(110)面上における面密度がsi(100)面よりも大きいことから、HfON形成前に成長させたC'O膜厚が厚くなるためILの膜厚が増加したことが分かった。次に、3次元構造上に形成したHfSiON絶縁膜、およびHfN電極の段差被覆性を確認するため、堆積中の成膜室内圧力とプラズマ処理中の成膜室内圧力を変更して形成した薄膜の電気特性とTEM像から評価した。HfN(5nm)堆積時の成膜室内圧力を0.15Paから0.19Paへ増加させて限定的ではあるものの平均自由工程を7cmから5cmに短くすることにより側壁部膜厚を改善でき、電気特性を向上したことを明らかにした。