权益分类	功能权益	普通用户	{{item.name}}会员
{{category.name}}	{{benefitItem.name}}

ＥＣＲスパッタ法より形成したＨｆＯＮ薄膜の３次元ゲートデバイス応用

ECR溅射法形成HfON薄膜三维栅器件应用

基本信息

批准号：
10J08545
负责人：
佐野貴洋
金额：
$ 1.34万
依托单位：
Tokyo Institute of Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2010
资助国家：
日本
起止时间：
2010 至 2013-03-31
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-10J08545/
关键词：
High-k 3D-MISFET ECRスパッタ HfN/HfSiON

项目摘要

高性能、低消費電力CMOS-LSIにおいて、MOSFETの駆動電流は重要な要素である。ITRSで要求されているMOSFET駆動電力とEOTの年推移では、2020年からは3次元ゲートデバイスにおいても0.6nm未満のEOTが要求されている。絶縁膜としてSiO_2の薄膜化には直接リーク電流の増大などの問題があり、high-k材料の3次元構造上への形成が必要とされている。High-k材料の形成方法としてCVD法はプリカーサー成分の薄膜中への残留により薄膜化に懸念があるため、本研究では高密度で低ダメージなプラズマにより物理蒸着が可能なECRスパッタ法を用いて堆積を行い、3次元構造上にデバイス応用が可能である良質な薄膜およびゲートスタック構造を形成する条件を見出すことを目的とする。まず、ECRスパッタ法により大気暴露することなくin-situでHfN/HfSiONゲートスタック構造を形成することで、ex-situでHfN電極を形成した場合と比較してEOTが0.56nmから0.5nmまで薄膜化すると同時にD_<it>およびリーク電流が改善されることが分かり、in-situプロセスによってコンタミの混入を抑制したことでゲート電極と絶縁膜界面の界面特性を向上したことが分かった。さらに、3次元構造MOSFETの基礎実験として側壁部の面方位として有望なp-Si(110)面上での評価を行った。p-Si(100)面上でのEOTはp-si(100)面の場合と比較して0.05nm程度厚膜化していることが分かり、p-si(110)面上に形成したC'Oのラフネスが大きいためIL層が厚く形成されるとともに、Si(110)面上における面密度がsi(100)面よりも大きいことから、HfON形成前に成長させたC'O膜厚が厚くなるためILの膜厚が増加したことが分かった。次に、3次元構造上に形成したHfSiON絶縁膜、およびHfN電極の段差被覆性を確認するため、堆積中の成膜室内圧力とプラズマ処理中の成膜室内圧力を変更して形成した薄膜の電気特性とTEM像から評価した。HfN(5nm)堆積時の成膜室内圧力を0.15Paから0.19Paへ増加させて限定的ではあるものの平均自由工程を7cmから5cmに短くすることにより側壁部膜厚を改善でき、電気特性を向上したことを明らかにした。

High performance, low power consumption CMOS-LSI, MOSFET transient current is an important factor ITRS requirements for MOSFET power generation and EOT year after year, 2020 for 3D power generation and EOT requirements for 0.6nm power generation The problem of increasing the current of insulating film and SiO_2 thin film is that the formation of high-k material in three-dimensional structure is necessary. In this study, we found that high density, low density, and high quality thin films can be formed by CVD method, ECR method, and three-dimensional structure. The HfN/HfSiON structure is formed by the ECR method. The HfN/HfSiON structure is formed by the ECR method. The HfN/HfSiON electrode is formed by the ECR method. The HfN/HfSiON structure is formed by the ECR method. The ECR method is formed by the ECR method<it>. In addition, the basic structure of the three-dimensional MOSFET is expected to be evaluated on the p-Si(110) plane. In the case of p-Si(100) plane, EOT is thicker than p-Si(100) plane by 0.05 nm, and IL layer is thicker than p-Si(110) plane. In the case of Si(110) plane, EOT is thicker than p-Si(100) plane, and IL layer is thicker than p-Si (110) plane. Before HfON is formed, the thickness of C'O film increases. The electrical characteristics of the TEM images of the HfSiON insulating film formed on the secondary and tertiary structure were evaluated by determining the voltage difference in the film formation chamber during deposition and treatment. When HfN(5nm) is deposited, the pressure in the film formation chamber increases from 0.15 Pa to 0.19 Pa, and the average free engineering of the film increases from 7cm to 5 cm. The film thickness of the sidewall is improved, and the electrical characteristics are improved.