雑音を利用して脳型情報処理を行なう低消費電力アナログ機能LSIの開拓

先に、演算増幅器1個で構成できる二重井戸ポテンシャル系を提案し、確率共鳴現象を簡単に電子回路化できることを示した。本年度は、この考え方を利用した低消費電力ディジタルメモリを提案し、その動作をシミュレーションで確認した。ディジタルメモリの消費電力を小さく絞ると、一般には外部からの擾乱ノイズのためにデータのデータの読み書き保持が難しくなるが、確率共鳴を利用することで擾乱ノイズの影響を小さく抑え、さらにノイズをデータの安定な書き込みに逆用することができる。このメモリ回路は5個のMOSトランジスタで構成されたオペレーショナルトランスコンダクタンスアンプ(OTA)からなり、内部で確率共鳴現象を生じている。トランジスタのリーク電流をテイル電流に使うことで、全体を低電力サブスレッショルド領域で動作させる。正しく動作するために必要な動作電力の下限を調べたところ、パターンルール0.18μmのCMOSデバイスでは、電源電圧=1.8Vのとき、インバータ2個で構成されたラッチタイプの従来形メモリ回路では14.6nWであったのに対し、本提案による回路では150pWと極めて小さくできた。擾乱ノイズの大きさを変えたときメモリ内のデータが正しく書き換わる確率を調べた結果、標準的な二重井戸ポテンシャル系と同じ確率共鳴曲線が得られた。したがって、回路内では予想どおりの大きさで確率共鳴が生じていることを確認できた。電源電圧をトランジスタのしきい電圧(今の場合0.5V)と同じかそれ以下に下げることでさらなる低消費電力化を図ったところ、電源電圧=0.4-0.5Vでも提案回路ならば正しく動作する、という結果を得た。

先に、演算増幅器1個で構成できる二重井戸ポテンシャル系を提案し、確率共鳴現象を簡単に電子回路化できることを示した。本年度は、この考え方を利用した低消費電力ディジタルメモリを提案し、その動作をシミュレーションで確認した。ディジタルメモリの消費電力を小さく絞ると、一般には外部からの擾乱ノイズのためにデータのデータの読み書き保持が難しくなるが、確率共鳴を利用することで擾乱ノイズの影響を小さく抑え、さらにノイズをデータの安定な書き込みに逆用することができる。このメモリ回路は5個のMOSトランジスタで構成されたオペレーショナルトランスコンダクタンスアンプ(OTA)からなり、内部で確率共鳴現象を生じている。トランジスタのリーク電流をテイル電流に使うことで、全体を低電力サブスレッショルド領域で動作させる。正しく動作するために必要な動作電力の下限を調べたところ、パターンルール0.18μmのCMOSデバイスでは、電源電圧=1.8Vのとき、インバータ2個で構成されたラッチタイプの従来形メモリ回路では14.6nWであったのに対し、本提案による回路では150pWと極めて小さくできた。擾乱ノイズの大きさを変えたときメモリ内のデータが正しく書き換わる確率を調べた結果、標準的な二重井戸ポテンシャル系と同じ確率共鳴曲線が得られた。したがって、回路内では予想どおりの大きさで確率共鳴が生じていることを確認できた。電源電圧をトランジスタのしきい電圧(今の場合0.5V)と同じかそれ以下に下げることでさらなる低消費電力化を図ったところ、電源電圧=0.4-0.5Vでも提案回路ならば正しく動作する、という結果を得た。