高速かつ正確なメモリ・アーキテクチャ評価手法に関する研究

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新しい半導体チップの実現法として3次元実装が注目されている.これまでの2次元実装LSIにおいては,回路の大規模化に伴いブロック間接続のための配線が長くなり,ひいては,動作周波数の低下や消費電力の増大を招くといった問題があった.これに対し,3次元実装LSIでは,垂直方向へ回路を集積することで配線長を維持しつつ,回路を大規模化できるといった利点がある.また,たとえばDRAMとロジックのように異なる製造プロセスを経て作成した複数のダイを積層する事も比較的容易になる.現在はキャッシュ・メモリをプロセッサ・コアと同一ダイ上に実装する方式が主流であるが,キャッシュ・メモリはプロセッサ・コアと同程度の面積を必要としている.3次元技術によりプロセッサ・コアダイの上にキャッシュ・メモリを複数ダイ積層することも可能になり,プロセッサの性能向上に大きく貢献する技術となることが期待される.3次元積層技術は大容量かつ新しいキャッシュ・メモリ・アーキテクチャを実現することは,キャッシュ・メモリ・アーキテクチャの設計空間をさらに拡大することに繋がる.したがって,適したアーキテクチャの探索がより困難になることが予想される.効率的なアーキテクチャ探索を実現する上で,3次元実装技術によりキャッシュ・メモリ・アーキテクチャが従来のアーキテクチャと比較してどのように変化するのかを把握する必要がある.そこで,本研究では3次元実装を前提としたキャッシュ・メモリ・アーキテクチャを検討し,評価を行った.3次元実装によりプロセッサ・コアとキャッシュ・メモリ間とのバンド幅が飛躍的に向上するという利点を活用したアーキテクチャを提案し,有効性を確認した.また,3次元実装のもう一つの利点である異なるプロセスで製造されたダイの積層可能という利点を活かしたアーキテクチャも提案し,有効性を確認した.