高速かつ正確なメモリ・アーキテクチャ評価手法に関する研究

快速准确的内存架构评估方法研究

基本信息

  • 批准号:
    08J02144
  • 负责人:
  • 金额:
    $ 0.77万
  • 依托单位:
  • 依托单位国家:
    日本
  • 项目类别:
    Grant-in-Aid for JSPS Fellows
  • 财政年份:
    2008
  • 资助国家:
    日本
  • 起止时间:
    2008 至 2009
  • 项目状态:
    已结题

项目摘要

新しい半導体チップの実現法として3次元実装が注目されている.これまでの2次元実装LSIにおいては,回路の大規模化に伴いブロック間接続のための配線が長くなり,ひいては,動作周波数の低下や消費電力の増大を招くといった問題があった.これに対し,3次元実装LSIでは,垂直方向へ回路を集積することで配線長を維持しつつ,回路を大規模化できるといった利点がある.また,たとえばDRAMとロジックのように異なる製造プロセスを経て作成した複数のダイを積層する事も比較的容易になる.現在はキャッシュ・メモリをプロセッサ・コアと同一ダイ上に実装する方式が主流であるが,キャッシュ・メモリはプロセッサ・コアと同程度の面積を必要としている.3次元技術によりプロセッサ・コアダイの上にキャッシュ・メモリを複数ダイ積層することも可能になり,プロセッサの性能向上に大きく貢献する技術となることが期待される.3次元積層技術は大容量かつ新しいキャッシュ・メモリ・アーキテクチャを実現することは,キャッシュ・メモリ・アーキテクチャの設計空間をさらに拡大することに繋がる.したがって,適したアーキテクチャの探索がより困難になることが予想される.効率的なアーキテクチャ探索を実現する上で,3次元実装技術によりキャッシュ・メモリ・アーキテクチャが従来のアーキテクチャと比較してどのように変化するのかを把握する必要がある.そこで,本研究では3次元実装を前提としたキャッシュ・メモリ・アーキテクチャを検討し,評価を行った.3次元実装によりプロセッサ・コアとキャッシュ・メモリ間とのバンド幅が飛躍的に向上するという利点を活用したアーキテクチャを提案し,有効性を確認した.また,3次元実装のもう一つの利点である異なるプロセスで製造されたダイの積層可能という利点を活かしたアーキテクチャも提案し,有効性を確認した.
新しい Semiconductor チップの実appears として 3-dimensional 実装が NOTE されている.これまでの 2-dimensional 実装LSI においては, the large-scale circuit is accompanied by indirect wiring and long wiring, the operation cycle is low and the power consumption is low Increase the size of the problem, the problem of the problem, the 3-dimensional installation LSI, the vertical direction of the circuit, the integration of the loop, and the matching The line length is maintained, the circuit is large-scale, the advantage is the advantage, the DRAM is the same. It is relatively easy to make プロセスを経て by different manufacturers.リをプロセッサ・コアと同ダイ上に実装するWAYがMainstream であるが,キャッシュ・メモリはプロセッサ・コアThe same level of area is necessary and the 3-dimensional technology is the same as the third-dimensional technology.ダイlaminated することもpossible になり, プロセッサのperformance upwardに大きく するTechnology となることがLooking forward to される. 3 times Meta-layer technology is a new high-capacity technologyリ・アーキテクチャのDesign Spaceをさらに拡大することに性がる.したがって, suitable したアーキテクチャのExplorationがIt's difficult and difficult, it's easy to think about it, it's efficient, it's easy to explore, it's now, it's 3D installation technology, it's the same technologyッシュ・メモリ・アーキテクチャが従来のアーキテクIt's necessary to compare and compareがある.そこで,This study is based on the premise of the 3-dimensional installation of としたキャッシュ・メモリ・アーキテクチャを検 Discussion, Comments価を行った.3D 実装によりプロセッサ・コアとキャッシュ・メモリrama とのバンド片が飞上するというAdvantages and disadvantages: Proposal for utilization, confirmation of effectiveness, installation of 3 dimensions, advantages and disadvantagesるプロセスでManufactureされたダイのlaminated possibilityという利点をliveかしたアーキテクチャもproposalし,validityをconfirmした.

项目成果

期刊论文数量(0)
专著数量(0)
科研奖励数量(0)
会议论文数量(0)
专利数量(0)
シミュレーション結果の再利用に基づくキャッシュ・ミス率予測技術の提案
基于仿真结果复用的缓存缺失率预测技术提出
  • DOI:
  • 发表时间:
    2009
  • 期刊:
  • 影响因子:
    0
  • 作者:
    小野貴継;ほか
  • 通讯作者:
    ほか
Reducing On-Chip DRAM Energy via Data Transfer Size Optimization
通过数据传输大小优化减少片上 DRAM 能耗
A Software Controllable Variable Line Size Cache Exploiting High On-Chip Memory Bandwidth for Low Power Embedded SoCs
一种软件可控的可变线尺寸高速缓存,利用低功耗嵌入式 SoC 的高片上存储器带宽
  • DOI:
  • 发表时间:
    2008
  • 期刊:
  • 影响因子:
    0
  • 作者:
    Takatsugu Ono;et al.
  • 通讯作者:
    et al.
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  • DOI:
  • 发表时间:
    2021
  • 期刊:
  • 影响因子:
    0
  • 作者:
    上野 麟;谷本 輝夫;後藤 孝行;丸岡 晃;川上 哲志;小野 貴継;飯塚 拓郎;井上 弘士
  • 通讯作者:
    井上 弘士
単純再帰型ニューラルネットワーク向け光演算回路の初期検討
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  • DOI:
  • 发表时间:
    2021
  • 期刊:
  • 影响因子:
    0
  • 作者:
    佐藤 英人;川上 哲志;岡 慶太郎;谷本 輝夫;小野 貴継;井上 弘士
  • 通讯作者:
    井上 弘士
単一磁束量子回路向けマイクロプロセッサのアーキテクチャ探索
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  • DOI:
  • 发表时间:
    2017
  • 期刊:
  • 影响因子:
    0
  • 作者:
    石田 浩貴;田中 雅光;小野 貴継;井上 弘士
  • 通讯作者:
    井上 弘士
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  • DOI:
  • 发表时间:
    2007
  • 期刊:
  • 影响因子:
    0
  • 作者:
    小野 貴継;井上 弘士;村上 和彰;Takatsugu Ono;Koji Inoue;K. Murakami
  • 通讯作者:
    K. Murakami

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    2024
  • 资助金额:
    $ 0.77万
  • 项目类别:
    Grant-in-Aid for Scientific Research (B)

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    1993
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    $ 0.77万
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