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ロジックインコントロールアーキテクチャに基づく多値リコンフィギャラブルVLSI

基于逻辑控制架构的多级可重构VLSI

基本信息

批准号：
10J06228
负责人：
岡田信彬
金额：
$ 0.45万
依托单位：
Tohoku University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2010
资助国家：
日本
起止时间：
2010 至 2011
项目状态：
已结题

项目摘要

実装面積の削減や稼働率の向上にはデータフローグラフの複数の演算ノードを1個の演算回路で実現する演算回路の共有アロケーションが有効である.共有アロケーションを行うためには演算回路の他,制御回路が必要となることから,これらの両方を効率よく実現可能なロジックインコントロールアーキテクチャに基づく多値リコンフィギャラブルVLSIの構成を提案した.多値リコンフィギャラブルVLSIでは配線やスイッチブロックに起因する性能劣化を小さくするため隣接するロジックブロック間でのみ信号転送を行っているが,このような構成において制御回路を効率よく実現するため状態遷移図の1個の状態を1個のセルに対応させる順序論理回路の実現手法を提案した.現在の状態に対応するロジックブロックの遅延素子には"1"が,それ以外の遅延素子には"0"が記憶されており,状態遷移は"1"の移動で表現される.この構成では,セル間の接続複雑性を状態遷移図の状態間の依存関係と同等に出来るため,ロジックブロック間の接続をシンプルに実現できる.また,ロジックブロック間では多値信号転送と結線による線形加算を活用することでスイッチブロックの面積を削減している。65nmCMOSデザインルールに基づくチップを試作し提案構成のプロトタイプの測定を行ったところ所望の入出力波形を確認した.提案するロジックブロックとスイッチブロックから構成されるセルを同等の機能を持つ2値CMOS回路に基づくセルと比較したところ,遅延時間はほぼ同等でトランジスタ数を76%に削減できることを確認した.また,複数の積和演算を共通の積和演算回路と制御回路を用いて実現する演算回路の共有を行ったところ,隣接セル間転送細粒度アーキテクチャに基づく2値CMOSフィールドプログラマブルVLSIと比較して実装面積を大幅に削減できることを確認した.

The reduction of installation area and the rate of increase of installation area can be realized by a common algorithm of a plurality of algorithms. A total of 10,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,000,0000,000,0000,0000,0000,000,000,0000,000,000,0000,000,0000,000,000,0000,000,000,000,000,000,000,000,000,000,000,000,000,000,00,000,00,000,00 The performance degradation caused by the multi-state transition of VLSI is small, and the signal transmission between adjacent states is small. The implementation method of the sequential logic circuit is proposed. The current status of the transition element is "1", except for the transition element, which is "0", which is "memory", and the state transition is "1". The structure of this structure is complex, the state transition is dependent on the state transition, and the state transition is dependent on the state transition. In addition, the area of multi-value signal transmission and connection lines is reduced by linear addition. 65 nm CMOS chip array test configuration test The proposal is based on a 2-point CMOS circuit, and the delay time is reduced by 76%. In addition, it is confirmed that the common algorithm loop of the complex product sum algorithm and the control loop are used to realize the common algorithm loop and the adjacent algorithm loop is used to transmit fine granularity.