Development of high-performance and low-power consumption many-core microprocessors using nonvolatile memory elements

使用非易失性存储元件开发高性能、低功耗多核微处理器

• 批准号: 22760248
• 负责人: YAMAMOTO Syuuichirou
• 金额: $ 2.25万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2010
• 资助国家: 日本
• 起止时间: 2010 至 2012
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-22760248/
• 关键词: メニーコアプロセッサ; 不揮発性メモリ; 低消費電力; 強磁性トンネル接合; パワーゲーティング; 電力削減効率

In this study, aiming to develop new generation high-performance and low-power microprocessors by combination of parallel processing using a many-core processor technology and ideal power-gating (PG) technology using nonvolatile memories, the better circuit configuration was presented by developing an evaluation method of power reduction efficiency during power-gating. The total power reduction effect simultaneously using dynamic voltage-frequency scaling (DVFS) and PG technology was also verified through a simulation.

本研究旨在将多核处理器技术的并行处理与非易失性存储器的理想功率门控（PG）技术相结合，开发新一代高性能低功耗微处理器，通过开发功率门控过程中的功耗降低效率评估方法，提出了更好的电路配置。通过仿真验证了动态电压频率缩放（DVFS）和PG技术同时降低总功率的效果。

项目成果

疑似スピンMOSFET技術を用いたFPGAの不揮発性パワーゲーティング

使用伪自旋 MOSFET 技术在 FPGA 中实现非易失性电源门控

• 发表时间: 2012
• 作者: Naoyuki Narita;Terumitsu Tanaka;Ayumu Kato;Kimihide Matsuyama;Yukio Nozaki;山本修一郎
• 通讯作者: 山本修一郎

Nonvolatile flip-flop using pseudo-spin-transistor architecture and its power-gating applications

• DOI: 10.1109/iscdg.2012.6360000
• 发表时间: 2012-11
• 期刊: 2012 International Semiconductor Conference Dresden-Grenoble (ISCDG)
• 作者: S. Yamamoto;Y. Shuto;S. Sugahara

CMOS/スピントロニクス融合技術による不揮発性ロジックシステムの展望

使用 CMOS/自旋电子融合技术的非易失性逻辑系统的前景

• 发表时间: 2011
• 期刊: まぐね
• 作者: 菅原聡;周藤悠介;山本修一郎
• 通讯作者: 山本修一郎