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誘導結合チップ間無線通信による三次元集積回路の高密度化、高性能化

通过电感耦合芯片间无线通信提高三维集成电路的密度和性能

基本信息

批准号：
11J04147
负责人：
齊藤美都子
金额：
$ 1.22万
依托单位：
Keio University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2011
资助国家：
日本
起止时间：
2011 至 2013
项目状态：
已结题

项目摘要

近年の電子機器の発展に伴い、小型・大容量・低消費電力なソリッドステートドライブ(Solid State Drive、SSD)が求められている。従来、SSDは半導体メモリの微細化により、小型・大容量化を実現していた。しかし、微細化には限界があり、SSDの小型・大容量化のためには、集積された半導体メモリチップ数を増加しなければならないものの、その枚数は制限されている。従来技術では、メモリアクセスには有線であるボンディングワイヤを利用しており、メモリチップ数に比例してワイヤ数も増加する。配線できるワイヤ数には限界があるため、ワイヤ数を削減する技術が求められている。そこで本研究では、小型・大容量・低消費電力なSSDの開発を目指し、誘導結合通信を応用した無線方式のインタフェースの開発、電力削減技術の開発、面積削減技術の開発、以上の開発された技術を用いて、128段メモリチップ積層用誘導結合インタフェースの開発を行った。まず誘導結合インタフェースの基本構成を構築した。基本となる誘導結合リピータを開発し、リピータを応用しデータを伝送するリレー伝送技術を提案した。提案技術は0.18μmCMOSプロセスを用いた試作テップによる実測で動作を実証出来た。次に電力削減技術として、低消費電力送信器を開発した。送信データをパルス型に変換し、定常送信電流を削減出来た。また、使用するリピータ数を削減すること、そして通信距離を削減することにより、電力を削減できた。そして、面積削減技術を2つ開発した。1つ目は、テジタル領域内でコイルを配線内に埋没させる方法、2つ目はメモリコア上にコイルを配置する方法である。それぞれのデザインを説明した。0.18μmCMOSで試作したテストチップによりそれらのデザインの正当性を実証した。以上の技術を用いて、多段メモリチップ積層用誘導結合インタフェースの開発を行った。

In recent years, the development of electronic equipment is accompanied by the development of small, large capacity and low power consumption software (Solid State Drive, SSD). In recent years, SSD has realized the miniaturization, miniaturization and large-capacity of semiconductor devices. The number of semiconductor devices is increasing due to miniaturization, miniaturization and large-capacity SSD. In the future, there will be no change in the number of applications. The number of lines is reduced. This research aims at the development of SSD with small size, large capacity and low power consumption, the development of wireless mode for inductive combination communication, the development of power reduction technology, the development of area reduction technology, the application of the above development technologies, and the development of inductive combination technology for 128-segment multi-layer. The basic structure of induction and combination Basic induction and transmission technology The proposed technology was tested and demonstrated in 0.18μ m CMOS applications. The development of power reduction technology and low consumption power transmitters The transmission mode is changed, and the constant transmission current is reduced. The number of users is reduced. 2. Development of area reduction technology 1. The method of setting up a network in a network domain; 2. The method of setting up a network in a network domain. The first part of the article is about the relationship between the two countries. 0.18μ m CMOS test results demonstrate the validity of the test results. The above technology is applied to the development of multi-stage induction bonding systems.