Hardware that has itself: Realization of dynamical proto-self for brain-type autonomous hardware.

昨年度カオスニューラルネットワークリザバー(CNNR)回路を3次元集積回路化したプロトタイプチップを作製したが、コロナ渦の影響による半導体不足により、本年度予定していたTSMC 90 nm CMOSプロセスでの改良版試作は見送らざるをえなかった。そこで、新たにカオス応答を示す2変数スパイキングニューロン回路を開発し、レガシープロセスであるROHM 180 nm CMOSプロセスにより実装した。試作したチップは製造が終了して年度末に納品されたため、現在特性の測定を行っている。一方、スピントロニクスデバイスについては、提供元のデバイス開発が大幅に遅れているため、回路試作の代わりとして、スピントロニクスニューロンおよびスピントロニクスシナプスデバイスの数理モデルを、熱ダイナミクスを用いて作成し、その有効性をCOMSOLシミュレータにより確認した。この成果により、スピントロニクスデバイスとCMOSデバイスを組み合わせた集積回路の設計を可能とした。さらに、当初予定にはなった発展課題として、CNNRのダイナミクスを学習により外部信号に適応するように調整する手法としてFORCE学習を応用した方法を提案し、異なる性質のカオスダイナミクスを持つ様々なCNNRに対して提案手法の有効性を確認した。これに加え、新たに時空間列コンテキスト学習記憶ネットワーク(STCLMN)による、時空間列が持つコンテキストの僅かな差異の分離と類似コンテキストの統合とのバランスを調整することにより、STCLMNを原自己に必要な要素ネットワークとして応用することを検討した。そのため、塚田らが提案した差分方程式モデルを微分方程式モデルとして拡張し、連続時間学習スパイキングニューラルネットワークとして記述した。さらに、提案モデルのアナログ/デジタルハイブリッドハードウェアLSIへの具体的な実装手法を提案した。

昨年度カオスニューラルネットワークリザバー(CNNR)回路を3次元集積回路化したプロトタイプチップを作製したが、コロナ渦の影響による半導体不足により、本年度予定していたTSMC 90 nm CMOSプロセスでの改良版試作は見送らざるをえなかった。そこで、新たにカオス応答を示す2変数スパイキングニューロン回路を開発し、レガシープロセスであるROHM 180 nm CMOSプロセスにより実装した。試作したチップは製造が終了して年度末に納品されたため、現在特性の測定を行っている。一方、スピントロニクスデバイスについては、提供元のデバイス開発が大幅に遅れているため、回路試作の代わりとして、スピントロニクスニューロンおよびスピントロニクスシナプスデバイスの数理モデルを、熱ダイナミクスを用いて作成し、その有効性をCOMSOLシミュレータにより確認した。この成果により、スピントロニクスデバイスとCMOSデバイスを組み合わせた集積回路の設計を可能とした。さらに、当初予定にはなった発展課題として、CNNRのダイナミクスを学習により外部信号に適応するように調整する手法としてFORCE学習を応用した方法を提案し、異なる性質のカオスダイナミクスを持つ様々なCNNRに対して提案手法の有効性を確認した。これに加え、新たに時空間列コンテキスト学習記憶ネットワーク(STCLMN)による、時空間列が持つコンテキストの僅かな差異の分離と類似コンテキストの統合とのバランスを調整することにより、STCLMNを原自己に必要な要素ネットワークとして応用することを検討した。そのため、塚田らが提案した差分方程式モデルを微分方程式モデルとして拡張し、連続時間学習スパイキングニューラルネットワークとして記述した。さらに、提案モデルのアナログ/デジタルハイブリッドハードウェアLSIへの具体的な実装手法を提案した。