縦型構造に基づく高性能ＭＯＳＦＥＴの動作原理とそのデバイス設計技術に関する研究

基于垂直结构的高性能MOSFET工作原理及其器件设计技术研究

• 批准号: 13J05129
• 负责人: 佐々木 健志
• 金额: $ 1.41万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2013
• 资助国家: 日本
• 起止时间: 2013-04-01 至 2015-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-13J05129/
• 关键词: ゲートリーク電流; 縦型MOSFET; メタルソース・ドレイン; 三次元ナノドットNAND; 縦型構造; MOSFET; ゲートリーク; High-k; ナノドット; NANDフラッシュメモリ; トンネル現象; フリンジ電界

本年度は、縦型MOSFETのソース・ドレイン方向からのボディポテンシャル設計によるゲートリーク電流抑制を目的として研究を行った。ソース・ドレイン方向からのボディポテンシャル設計の必要性について述べる。修士課程の研究で明らかになった、ボディチャネル動作によるゲートリーク電流抑制のポイントは、ボディ全体に電流を流すことで、ボディポテンシャルをフラット化させ、その結果、ゲート絶縁膜にかかるゲート電界を緩和することにあった。この観点から、特別研究員１年目は、ゲート電界分布の均一化によるゲートリーク電流抑制を目的とした。しかしながら、ゲート電界分布の均一化だけでは、特別研究員研究の目的である、縦型MOSFETにおけるゲートリーク電流の指数関数的抑制は達成されない。そのため、昨年度のゲート・チャネル方向からのアプローチに加え、ソース・ドレイン方向からのアプローチが必要不可欠である。まず、ゲートリーク電流を抑制するメタルソース・ドレイン技法の提案を行い、数値計算によって、従来の表面チャネル縦型MOSFETに対し、オン・オフ特性を劣化させることなく、ゲートリーク電流を約一桁抑制できることを定量的に示した。さらに、この提案構造の導入によって課題として浮上する、遅延時間のソース・ドレイン非対称性をレイアウト設計で抑制する指針を提案した。続いて、１年目でゲート電解分布の均一化によるゲートリーク電流抑制の観点から着手した、平面ナノドットNANDメモリを、三次元ナノドットNANDメモリへと展開した。そして、縦型MOSFETのゲートリーク電流抑制の知見を生かし、三次元ナノドットNANDメモリセルのセル性能を数値計算によって、定量的に明らかにするだけではなく、多値化に向けたセル設計指針の提案へと発展させた。以上の成果に基づき、学術論文としての投稿を予定している。

This year, the research on current suppression of MOSFET is carried out in different directions. The necessity of design in the direction of development The study of the teacher course shows that the current is suppressed, the current is reduced, and the result is that the current is reduced. Special Researcher 1 year old, Homogenization of Electric Field Distribution, Current Suppression The purpose of the special researcher's research is to achieve the suppression of the exponential current of the MOSFET. In the past year, the company has made great efforts to improve the quality of its products. A proposal for a method of controlling current flow is made, and a numerical value calculation is carried out to determine the degradation of current flow characteristics of surface-type MOSFETs. In addition, the introduction of the proposal structure, the improvement of the delay time and the suppression of the proposal are discussed. In the first year, the distribution of electrolyte must be homogenized, and the current suppression must be carried out in the first place, in the second place, and in the third place. The knowledge of current suppression in N-type MOSFETs has been developed, and the numerical value calculation of N-type MOSFET performance has been carried out in three dimensions. The above achievements are based on scientific research and academic papers.

项目成果

Gate Length Scaling of High-k Vertical MOSFET toward 20nm CMOS Technology and beyond

高 k 垂直 MOSFET 的栅极长度向 20nm CMOS 技术及更高技术扩展

• 发表时间: 2013
• 作者: Takeshi Sasaki;Masakazu Muraguchi;Moon-Sik Seo;Sung-kye Park. Tetsuo Endoh;佐々木健志
• 通讯作者: 佐々木健志

Effect with high density nano dot type storage layer structure on 20 nm planar NAND flash memory characteristics

高密度纳米点型存储层结构对20 nm平面NAND闪存特性的影响

• DOI: 10.7567/jjap.53.04ed17
• 发表时间: 2014
• 期刊: Japanese Journal of Applied Physics
• 影响因子: 1.5
• 作者: Takeshi Sasaki;Masakazu Muraguchi;Moon-Sik Seo;Sung-kye Park. Tetsuo Endoh
• 通讯作者: Sung-kye Park. Tetsuo Endoh

Effect with Nano Dot Type Storage Layer Structure on Channel Region in 20nm Planar NAND Flash Memory Cell

纳米点型存储层结构对20nm平面NAND闪存单元沟道区的影响

• 发表时间: 2013
• 作者: Takeshi Sasaki;Masakazu Muraguchi;Moon-Sik Seo;Sung-kye Park. Tetsuo Endoh;佐々木健志;佐々木健志
• 通讯作者: 佐々木健志