三维集成电路硅通孔可靠性设计关键技术研究

Three dimensional integrated circuit (3D IC) technology involves vertically stacking multiple dies connected by through silicon vias (TSVs), providing a promising way to improve the integration of transistors and achieve a significant reduction in chip area and interconnect power. Besides, 3D IC also offers the potential for heterogeneous integration. However, due to the immature manufacturing process of 3D IC, there are still some challenges in yield and reliability. This project focuses on the reliability design of TSV in 3D IC, and several novel approaches are proposed as follows: for the TSV permanent faults generated in the manufacturing process, the TSV fault-tolerant topology design method is proposed in floorplanning stage to improve the TSV yield; for the TSV potential defects caused by electromigration (EM) aging during the chip operation, an on-line repair scheme is developed in the placement stage to improve the mean-time-to-failure (MTTF) of TSV network; in the post-bond test phase, the design of test hardware architecture and the strategy of test access mechanism (TAM) are explored to improve test coverage and reduce test application time and power consumption. To show the effectiveness of the proposed methodology, a selected real design example will be implemented on a FPGA platform combing with the existing design tool flow. Through studying on permanent faults repair of TSV, on-line repair of TSV potential defects and post-bond test design, the project will provide a rapid evaluation and design methodology basis for reliability design of TSV in 3D IC.

基于硅通孔互连的三维集成电路能有效地提高晶体管集成度，降低芯片面积和功耗；不同的器件层可以采用不同的工艺，便于实现异构集成。但是由于三维集成电路制造工艺尚未成熟，在可靠性和良率方面仍存在若干问题。本项目围绕三维集成电路硅通孔可靠性设计展开研究，具体研究内容如下：针对硅通孔制造过程产生的永久故障，在布图规划阶段建立硅通孔容错拓扑结构设计方法，以提高硅通孔良率；针对芯片运行过程中电迁移现象引起的硅通孔潜在缺陷，在布局阶段设计在线修复方案，以提高硅通孔网络的平均无故障时间；针对三维集成电路有限的测试引脚资源，在绑定后测试阶段研究测试硬件架构设计以及测试访问机制策略，以提高测试覆盖率，同时减少测试应用时间和测试功耗。通过研究硅通孔永久故障修复、硅通孔潜在缺陷在线修复以及绑定后测试的方法，本项目预期为三维集成电路硅通孔可靠性设计提供快速评估和设计方法学基础。

基于硅通孔（TSV）互连的三维集成电路能有效地提高晶体管集成度，降低芯片面积和功耗；另外不同的器件层可以采用不同的工艺，便于实现异构集成。但是由于三维集成电路制造工艺尚未成熟，在可靠性和良率方面仍存在若干问题。本项目围绕三维集成电路TSV可靠性设计展开，主要包括以下三个方面：1、针对TSV制造过程产生的永久故障，研究TSV故障容错机制。给定TSV资源的分布，首先在TSV目标良率约束下，以最小化硬件资源为目标，产生基于路由器互连的TSV拓扑结构。接着我们提出基于整数线性规划的TSV容错拓扑结构配置方法，建立相应的TSV容错路径，以实现对故障TSV的修复，最终提高芯片TSV良率。2、针对芯片运行过程中存在的TSV潜在缺陷，研究TSV缺陷在线修复方案。首先识别出芯片工作时TSV潜在缺陷，并在最小化硬件资源下构建蜂窝式TSV互连网络，以提高TSV缺陷修复率。接着在蜂窝式TSV互连网络中，设计了整数线性规划方法以及基于拉格朗日松弛的启发式方法来配置延时约束下的TSV可重构路径，实现芯片运行时TSV潜在缺陷的在线修复。3、针对三维集成电路绑定后测试的挑战，研究三维集成电路可测性设计方法。我们提出了一种基于神经网络回归模型的故障测试方案，通过在线监测互连线的时延来判断是否存在故障，并对故障程度进行实时量化。该测试方法具有故障覆盖率高、面积开销低、鲁棒性强、且能够准确预测故障类别和故障大小等特点。通过研究TSV永久故障修复、TSV潜在缺陷在线修复以及可测试设计方法，本项目预期为三维集成电路硅通孔可靠性设计提供快速评估和设计方法学基础。依托本项目资助，共发表SCI论文7篇，EI论文3篇，申请3项发明专利。

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