本课题研究了三维（3D）器件结构多内核处理器互连低功耗技术中的关键性技术，建立了3D器件结构中穿透硅通道（TSV）模型，分析其中的各种电学参数，对于其中的凸块（Bump）和再分布层（RDL）进行了深入分析，建立了TSV的等效电路模型和基于TSV结构的三维多内核处理器（MPSoCs）的功耗模型；设计完成了基于Silvaco TCAD进行了TSV模型仿真，编写了基于OPNET仿真平台下的MPSoCs系统仿真软件，可以支持16-2048内核的系统级仿真；对于目标700GHz信道带宽的TSV结构进行了研究，对于最优化孔径和线长进行理论上的分析；对采用TSV技术的共享二级缓存的3D MPSoCs功耗性能进行了研究，16内核结构中一层Cache和两层Cache结构的3D MPSoCs的功耗比2D MPSoCs的降幅分别为在12%和22%；研究了基于动态优化的共享存储器3D MPSoCs优化技术，对于最优化传输帧长度和最优化算法进行了研究，3D结构较2D结构功率损耗降低了20%~30%，（注入率为0.2时，一层Cache的三维MPSoCs和两层Cache的三维MPSoCs与二维MPSoCs相比，功耗分别降低了20.4%和28.03%）；提出了一种片上网络无虚通道容错路由算法,解决多故障节点情况下片上网络的无虚通道容错路由问题，仿真表明,在16内核中随着故障区域位置的变化所提算法可提高1.2%到4.8%的网络注入率；将MPSoCs共享存储器技术用于ZW100多内核DSP设计中，提出了分层架构的混合一致性协议和局部一致性概念，使得16内核L2 Cache的目录存储空间减小了25%。. 受课题资助，发表论文12篇，专利8项，出版教材1部，培养研究生6人。完成了项目计划任务。