随着集成电路设计进入SOC时代，互连线效应已成为影响电路性能的主要因素。传统布图规划设计中由于缺乏时序信息，与高层次综合优化目标不一致，导致高层次综合和物理设计的脱节，无法针对电路行为对互连线效应进行优化，这为高性能芯片设计带来了诸多的问题。本项目将时序分析和优化引入到布图规划优化阶段，实现电路逻辑结构和电路物理设计的同步优化，并针对时序设计对芯片的功耗进行优化。研究重点包括：1）面向时序优化设计的互连时延模型设计；2）考虑互连时延的模块级时序分析和重调度算法；3）以时序作为优化目标的布图规划算法以及增量式方法；4）时序约束下的功耗优化方法。布图规划中引入时序分析和设计，使得布图规划与高层次综合在设计目标上得到整合，解决设计不收敛问题，从方法学的角度改善传统设计流程中的迭代过程，为功耗，时延，时序调度以及信号完整性的优化提供了崭新的技术和可能，对我国SOC设计自动化的实现有重要的战略意义.